選學第七章基于系統(tǒng)開發(fā)技術

第七章基于System

Generator的DSP系統(tǒng)開發(fā)技術System

Generator簡介System

Generator安裝System

Generator基礎簡介AccelDSP

簡介基于System

Generator的DSP系統(tǒng)設計基于System

Generator的硬件協(xié)仿真System

Generator簡介FPGA是理想的高性能數(shù)字信號處理器件包含了邏輯資源，還有多路復用器、器、硬核乘加單元以及內嵌的處理器等設備，還具備高度并行計算的能力；特別適合于完成數(shù)字濾波、快速傅立葉變換等。FPGA并未在數(shù)字信號處理領域獲得廣泛應用（？？）大部分DSP設計者通常對C語言或MATBLAB工具很熟悉，不了解硬件描述語言VHDL和Verilog

HDL

；部分DSP工程師認為對HDL語言在語句可綜合方面的要求限制了其編寫算法的思路。System

Generator簡介System

Generator

forDSPXilinx簡化FPGA數(shù)字處理系統(tǒng)的集成開發(fā)工具；和（MathWorks公司產品）實現(xiàn)無縫，利用

建模和仿真環(huán)境來實現(xiàn)FPGA設計，無需了解和使用RTL級硬件語言；Xilinx公司XtremeDSP解決方案的關鍵組成，集成了先進的FPGA設計工具以及IP核，支持Xilinx公司全系列的FPGA

；可作為

中的一個硬件設計工具包。System

Generator簡介System

Generator簡介System

Generator的主要特征可在

/

環(huán)境下對算法以及系統(tǒng)建模，并生成相應的工程；再調用ISE相應的組件進行仿真、綜合、實現(xiàn)，并完成的配置。System

Generator簡介/器）System

Generator的主要特征豐富的DSP模塊信號處理（如FIR濾波器、FFT）糾錯（如Viterbi

器、Reed-Solomon編算法器（如FIFO、RAM、ROM）數(shù)字邏輯功能的Xilinx模塊集使用戶導入.m函數(shù)及HDL模塊設計的VHDL或Verilog的自動代碼生成硬件協(xié)仿真FPGA

在環(huán)路（FPGA-in-the-loop），加速用戶的硬件驗證工作并加速其在系統(tǒng)的硬件/與

中的仿真協(xié)設計直接加載Xilinx公司的MicroBlaze

32位RISC處理器，甚至構建和調試DSP協(xié)處理器System

Generator安裝環(huán)境

（以System

Generator 9.1為例）v7.3/v7.4/v6.5（R2006b）或v6.6（R2007a）。

的安裝路徑上不能出現(xiàn)空格。ISE版本為9.1.01i或者更高版本，ISESimulator的版本為完全版；System

Generator

版本必須和ISE版本一致。IP核庫的版本為ISEIP9.1iUpdate1或者更高版本。系統(tǒng)環(huán)境變量$XILINX必須設置為ISE的安裝。綜合工具Synplify

Pro的版本為v8.6.2或v8.8.0.4；仿真工具

的版本至少為PE或SE

v6.1f以及更高版本。System

Generator安裝與關聯(lián)System

Generator基礎典型的System

Generator設計流程浮點算法開發(fā)定點算法實現(xiàn)硬件系統(tǒng)設計代碼優(yōu)化System

Generator基礎浮點運算開發(fā)利用

及其提供的工具包快速地完成浮點算法的開發(fā)、驗證以及性能評估；借助于

可快速完成原型設計和模型分析。定點算法實現(xiàn)將浮點算法通過AccelDSP在Xilinx器件上實現(xiàn)定點邏輯；AccelDSP直接將浮點算法的M-文件自動生成可綜合的RTL模型，自動進行浮點-定點轉換，生成可綜合的VHDL或VerilogHDL設計，并創(chuàng)建用于驗證的測試平臺。System

Generator基礎硬件系統(tǒng)設計與實現(xiàn)定義使用Xilinx

IP

的詳細硬件架構，采用SystemGenerator

for

DSP

劃分協(xié)處理器和可編程器件之間的設計；會生成下列文件：設計所對應的HDL程序代碼；時鐘處理模塊，包括系統(tǒng)時鐘處理操作以及生成設計中所需的不同頻率的時鐘信號；用于測試設計的HDL測試代碼，可直接將其仿真結果和輸出比較；工程文件以及綜合、實現(xiàn)過程所產生的文件。System

Generator基礎代碼優(yōu)化利用ISE

RTL設計環(huán)境生成優(yōu)化的FPGA設計；不僅要熟悉算法的架構、瓶頸，還需精通RTL設計；屬于高級應用，直接對RTL進行修改和優(yōu)化。簡介是

的組件安裝程序會自動將其安裝到下；的支持，因此必須要安裝的運行需要。點擊或者命令啟動簡介工作原理模型初始化模型執(zhí)行一般模型是使用數(shù)值積分來進行仿真；仿真結束時，模型得出系統(tǒng)的輸入、狀態(tài)和輸出。設計示例例建立一個調幅（

AM

）系統(tǒng)，信號頻率為

100KMHz，載波頻率為1MHz，調幅系數(shù)為0.5，并在示波器中顯示出來。啟動；新建一個模型，“New

Model”命令新模型保存為

am.mdl；從library

Browser中加入基本模塊；連接各個模塊；在點擊運行（RUN）圖標，再直接點擊Scope模塊即可觀察運行結果。設計示例AccelDSP簡介浮點浮點AccelDSPAccelDSP是一款第

綜合

，可將算法轉換成為可綜合RTL代碼

；Xilinx

AccelDSP是目前業(yè)界唯一能夠將

算法轉換成為可綜合RTL代碼的開發(fā)工具；自動地進行浮點-定點轉換，生成可綜合的VHDL

或Verilog代碼，并創(chuàng)建用于驗證的測試平臺；可以生成定點C++模型或由 算法得到SystemGenerator塊

；Xilinx

XtremeDSP解決方案的重要組成部分。AccelDSP簡介AccelWare包含一系列參數(shù)DSP模塊的IP庫；可以綜 為RTL代碼（VHDL或Verilog）。AccelWare

IP（包含三個

工具箱）信號處理工具包：FIR

濾波器、CIC

抽取濾波器、CIC內插濾波器、多相抽取濾波器、半帶

FIR

濾波器、FFT

以及IFFT等；通信工具包：直接數(shù)字

器、BCH

編

和器和去交織器、卷積編

、Reed-Solomon

編器、卷積交織器、Viterbi器、開方升余弦濾波器、加擾器、解擾器以及ADC采樣-保持電路/正弦比較濾波器等；高級數(shù)算工具包：QR分解法、Cholesky分解法、QR求逆、

Cholesky求逆、三角形矩陣求逆、特定排列旋轉、多項式求值、奇異值分解以及QRD-RLS空間濾波器等?；赟ystem

Generator的DSP系統(tǒng)設計Xilinx

Blockset庫System

Generator和

是無縫

的，可以在標準

中直接啟動；在

環(huán)境中，只有通過Xilinx模塊搭建的系統(tǒng)才能保證硬件可實現(xiàn)，類似于HDL語言中的可綜合語句?；赟ystem

Generator的DSP系統(tǒng)設計System

Generator庫基于System

Generator的DSP系統(tǒng)設計基本單元模塊包含了數(shù)字邏輯的標準組件模塊；可

時間延遲、改變信號速率、引入常數(shù)、計數(shù)器以及多路復用器等

；包含了3個特殊的模塊SystemGenerator標志、黑盒子模塊（Black

Box）以及邊界定義模塊?；赟ystem

Generator的DSP系統(tǒng)設計通信模塊提供了用于實現(xiàn)數(shù)字通信的各種函數(shù)基于System

Generator的DSP系統(tǒng)設計控制邏輯模塊創(chuàng)建各種控制邏輯和狀態(tài)機的資源包括邏輯表達式、軟核控制器、復用器以及器基于System

Generator的DSP系統(tǒng)設計數(shù)據(jù)類型模塊用于信號的數(shù)據(jù)類型轉換包括移位、量化、并/串、串/并轉換以及精度調整模塊基于System

Generator的DSP系統(tǒng)設計DSP模塊System

Generator的包含了所有常用的DSP模塊基于System

Generator的DSP系統(tǒng)設計數(shù)

算模塊豐富的數(shù)

算庫包括基本四則運算、三角運算以及矩陣運算等基于System

Generator的DSP系統(tǒng)設計器模塊包含了所有Xilinx器的Logic

Core基于System

Generator的DSP系統(tǒng)設計共享

器模塊主要用于共享

器操作基于System

Generator的DSP系統(tǒng)設計工具模塊、ChipScope、資源評估等模塊以及算法設計階段的濾波器設計等基于System

Generator的DSP系統(tǒng)設計基于System

Generator的DSP系統(tǒng)設計基于System

Generator的DSP系統(tǒng)設計建立簡易的DSP設計例

使用System Generator建立一個3輸入（a、b、c）的DSP4模塊的計算電路，使得輸出p

=

c

+

a

*

b，并利用標準的

模塊對延遲電路進行功能驗證。1.建立一個新的

模型，并保存為mydsp.mdl。2.選擇XilinxDSP48模塊，拖到mydsp.mdl；按照同樣的方法添加邊界定義模塊以及SystemGenerator標志模塊。3.添加標準庫中的常數(shù)模塊（Constant）和顯示器（Display）模塊。其中常數(shù)模塊用于向DSP計算電路灌數(shù)據(jù)，作為測試激勵；顯示器則用于觀測輸出數(shù)據(jù)?；赟ystem

Generator的DSP系統(tǒng)設計基于System

Generator的DSP系統(tǒng)設計5.設定系統(tǒng)參數(shù)多數(shù)選項與ISE開發(fā)中選項相同；“Create

testbench”，自動生成設計的測試代碼?；赟ystem

Generator的DSP系統(tǒng)設計6.設置關鍵模塊參數(shù)Gataway

In模塊屬性可查看輸入數(shù)據(jù)位寬和量化規(guī)則基于System

Generator的DSP系統(tǒng)設計7.運運行試激勵仿真，可以看到顯示器輸出為18，表明設計的功能是正確的。8.生成HDL代碼基于System

Generator的DSP系統(tǒng)設計”相應的文件夾“netlist

sysgen子

中“nonleaf_results.v”可作為子模塊直接使用生成的部分代碼段基于System

Generator的DSP系統(tǒng)設計System

Generator中的信號類型“Format”

菜單中的“Port/Signal

Display

PortData

Types”命令，來顯示所有端口的數(shù)據(jù)類型，形象顯示整個系統(tǒng)的數(shù)據(jù)精度?？筛鶕?jù)輸入端口的數(shù)據(jù)類型來確定輸出數(shù)據(jù)類型。允許設計

自定義模塊的輸入、輸出數(shù)據(jù)的量化效果以及飽和處理。

中的連續(xù)時間信號，還必須經過“GatewayIn”模塊的采樣轉換才能使用?；赟ystem

Generator的DSP系統(tǒng)設計自動代碼生成System

Generator能夠自動地將設計編譯為低級的

HDL

描述，且編譯方式多樣，取決于SystemGenerator標志中的設置。還需要生成一些輔助的文件工程文件、約束文件等，以及用于驗證的測試代碼。詳見7.3.3節(jié)?；赟ystem

Generator的DSP系統(tǒng)設計編譯兩種方法將設計生成FPGA代碼設計.m文件轉化為HDL設計：利用AccelDSP綜合器

：多應用于復雜或高速設計中，常用來完成

次的IP核開發(fā)。直接接利用MCode模塊：支持

語言的有限子集，實現(xiàn)算術運算、有限狀態(tài)機和邏輯控制等。要使用MCode模塊，必須實現(xiàn)編寫.m函數(shù)，且代碼文件必須和System

Generator模型文件放在同一個文件夾中，或者處于

路徑上的文件夾中?；赟ystem

Generator的DSP系統(tǒng)設計例使用

編寫一個簡單的移位寄存器完成對輸入數(shù)據(jù)乘8以及除以4的操作，并使用MCode將其編譯成System

Generator直接可用的定點模塊。1．相關的.m函數(shù)代碼為：基于System

Generator的DSP系統(tǒng)設計2.新建System

Generator設計，添加MCode模塊通過Browse按鍵將.m函數(shù)和模型設計關聯(lián)起來基于System

Generator的DSP系統(tǒng)設計3.添加邊界模塊、SytemGenerator模塊、正弦波測試激勵以及示波器模塊基于System

Generator的DSP系統(tǒng)設計4.運行仿真，正確實現(xiàn)了.m文件的功能。左圖將信號放大了8倍，右圖將信號縮小了4倍?；赟ys系統(tǒng)設計5.自動代碼基于System

Generator的DSP系統(tǒng)設計子系統(tǒng)的建立和使用簡介建立子系統(tǒng)的方法是利用NGC二進制網(wǎng)表文件；將SystemGenerator設計封裝成單獨的二進制模塊，綜合工具將其作為黑盒子看待；管腳約束不能在Gataway模塊中定義；同樣時鐘管腳不能在System

Generator模塊中定義；通過網(wǎng)表編輯器來指定物理約束。詳見7.3.5節(jié)?；赟ystem

Generator的硬件協(xié)仿真硬件協(xié)仿真通過在硬件上模擬部分設計，大大提（通?？梢蕴岣咭粋€甚至多個數(shù)量級）；真的速度一旦將設計編譯成FPGA

比特流文件，SystemGenerator會自動創(chuàng)建一個新的硬件協(xié)仿真模塊，同時還會生成一個

庫來

生成的模塊。此部分相對復雜，通常為高級應用所使用，請參考7.4節(jié)的使用方法。邏輯與計算機設計基礎邏輯與計算機設計基礎第1章數(shù)字計算機與信息數(shù)字計算機數(shù)值系統(tǒng)算術運算十進制碼格雷碼字母數(shù)字碼本章小結參考文獻習題邏輯與計算機設計基礎第2章組合邏輯電路二值邏輯和門布爾代數(shù)標準式兩級電路優(yōu)化卡諾圖化簡多級電路優(yōu)化其他的門類型異或操作符和異或門高阻輸出本章小結參考文獻習題邏輯與計算機設計基礎第3章組合