EDA潘松課后答案

第一章1-1EDA

技術(shù)與

ASIC

設(shè)計和

FPGA開發(fā)有什么關(guān)系

?答：利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的最后目標是完成專用集成電路和實現(xiàn)；FPGA和CPLD是實現(xiàn)

ASIC

的設(shè)計這一途徑的主流器件。FPGA和CPLD通常也被稱為可編程專用FPGA和CPLD的應(yīng)用是EDA技術(shù)

IC，或可編程

ASIC。有機融合軟硬件電子設(shè)計技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。1-2

與軟件描述語言相比，

VHDL

有什么特點? P6答：編譯器將軟件程序翻譯成基于某種特定

CPU的機器代碼，這種代碼僅限于這種CPU而不能移植，并且機器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL程序轉(zhuǎn)化的目標是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足

VHDL

設(shè)計程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨立性。綜合器在將

VHDL(硬件描述語言

)表達的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動性和創(chuàng)造性，它不是機械的一一對應(yīng)式的“翻譯”，而是根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。l-3什么是綜合?有哪些類型?綜合在電子設(shè)計自動化中的地位是什么 ?什么是綜合?答：在電子設(shè)計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。有哪些類型?答：(1)從自然語言轉(zhuǎn)換到 VHDL語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(RegisterTransportLevel ，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。從RTL級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計)，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計自動化中的地位是什么 ?答：是核心地位（見圖1-3）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準備對其綜合前，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將 VHDL程序轉(zhuǎn)化成電路實現(xiàn)的相關(guān)信息。1-4在EDA技術(shù)中，自頂向下的設(shè)計方法的重要意義是什么 ? P7~10答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程。1-5IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么 ? P11~12答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。第二章2-1敘述EDA的FPGA/CPLD設(shè)計流程。 P13~16答：1.設(shè)計輸入(原理圖/HDL文本編輯)；2.綜合；3.適配；4.時序仿真與功能仿真； 5.編程下載；6.硬件測試。2-2IP是什么?IP與EDA技術(shù)的關(guān)系是什么 ? P24~26IP是什么?答：IP是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊，用于 ASIC或FPGA/CPLD中的預(yù)先設(shè)計好的電路功能模塊。IP與EDA技術(shù)的關(guān)系是什么 ?答：IP在EDA技術(shù)開發(fā)中具有十分重要的地位；與 EDA技術(shù)的關(guān)系分有軟 IP、固IP、硬IP：軟IP是用VHDL等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實現(xiàn)這些功能；軟IP通常是以硬件描述語言HDL源文件的形式出現(xiàn)。固IP是完成了綜合的功能塊，具有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用。硬 IP提供設(shè)計的最終階段產(chǎn)品：掩模。2-3敘述ASIC的設(shè)計方法。P18~19答：ASIC設(shè)計方法,按版圖結(jié)構(gòu)及制造方法分有半定制(Semi-custom)和全定制(Full-custom)兩種實現(xiàn)方法。全定制方法是一種基于晶體管級的，手工設(shè)計版圖的制造方法。半定制法是一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)計正確率。半定制法按邏輯實現(xiàn)的方式不同，可再分為門陣列法、標準單元法和可編程邏輯器件法。2-4FPGA/CPLD在ASIC設(shè)計中有什么用途 ? P16,18答：FPGA/CPLD在ASIC設(shè)計中，屬于可編程 ASIC的邏輯器件；使設(shè)計效率大為提高，上市的時間大為縮短。2-5 簡述在基于 FPGA/CPLD的EDA設(shè)計流程中所涉及的 EDA工具，及其在整個流程中的作用。 P19~23答：基于FPGA/CPLD的EDA設(shè)計流程中所涉及的 EDA工具有：設(shè)計輸入編輯器（作用：接受不同的設(shè)計輸入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及 HDL的文本輸入方式。）；HDL綜合器（作用：HDL綜合器根據(jù)工藝庫和約束條件信息，將設(shè)計輸入編輯器提供的信息轉(zhuǎn)化為目標器件硬件結(jié)構(gòu)細節(jié)的信息，并在數(shù)字電路設(shè)計技術(shù)、化簡優(yōu)化算法以及計算機軟件等復(fù)雜結(jié)體進行優(yōu)化處理）；仿真器（作用：行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證及門級系統(tǒng)的測試）；適配器（作用：完成目標系統(tǒng)在器件上的布局和布線）；下載器（作用：把設(shè)計結(jié)果信息下載到對應(yīng)的實際器件，實現(xiàn)硬件設(shè)計）。第三章3-1OLMC（輸出邏輯宏單元）有何功能 ?說明GAL是怎樣實現(xiàn)可編程組合電路與時序電路的。 P34~36OLMC有何功能?答：OLMC單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器等。

輸出、寄存器輸出雙向口說明

GAL

是怎樣實現(xiàn)可編程組合電路與時序電路的

?答：GAL（通用陣列邏輯器件）是通過對其中的

OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡單模式），實現(xiàn)組合電路與時序電路設(shè)計的。3-2什么是基于乘積項的可編程邏輯結(jié)構(gòu)?P33~34，40答：GAL、CPLD之類都是基于乘積項的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的 PAL（可編程陣 列邏輯）器件構(gòu)成。3-3什么是基于查找表的可編程邏輯結(jié)構(gòu) ? P40~41答：FPGA（現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。3-4FPGA

系列器件中的

LAB

有何作用

?答：FPGA（Cyclone/CycloneII

）系列器件主要由邏輯陣列塊

LAB、嵌入式存儲器塊（EAB）、I/O單元、嵌入式硬件乘法器和 PLL等模塊構(gòu)成；其中 LAB（邏輯陣列塊）由一系列相鄰的 LE（邏輯單元）構(gòu)成的；FPGA可編程資源主要來自邏輯陣列塊 LAB。3-5與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點 ? P47~50答：使用

BST（邊界掃描測試）規(guī)范測試，不必使用物理探針，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探針測試法和“針床”夾具測試法來無法對難題。 3-6解釋編程與配置這兩個概念。 P58

IC

內(nèi)部節(jié)點無法測試的答：編程：基于電可擦除存儲單元的

EEPROM或

Flash

技術(shù)。CPLD一股使用此技術(shù)進行編程。

CPLD被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于 SRAM查找表的編程單元。編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分 FPGA采用該種編程工藝。該類器件的編程一般稱為配置。對于 SRAM型FPGA來說，配置次數(shù)無限，且速度快；在加電時可隨時更改邏輯；下載信息的保密性也不如電可擦除的編程。3-7請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項的可編程邏輯結(jié)構(gòu)的 PLD器件歸類為CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的 PLD器什歸類為 FPGA，那么，APEX系列屬于什么類型 PLD器件?MAXII系列又屬于什么類型的 PLD器件?為什么?P54~56答：APEX(AdvancedLogicElementMatrix)系列屬于FPGA類型PLD器件；編程信息存于SRAM中。MAXII系列屬于CPLD類型的PLD器件；編程信息存于 EEPROM中。第四章4-1：畫出與下例實體描述對應(yīng)的原理圖符號元件： ENTITYbuf3sIS-- 實體1：三態(tài)緩沖器--輸入端 --使能端 --輸出端PORT(input:INSTD_LOGICenable:INSTD_LOGICoutput:OUTSTD_LOGIC)ENDbuf3xENTITYmux21IS--實體2：2選1多路選擇器 PORT(in0,in1,sel:INSTD_LOGIC;output:OUTSTD_LOGIC);4-1.答案4-2.圖3-30所示的是4選1多路選擇器，試分別用 IF_THEN語句和CASE語句的表達方式寫出此電路的 VHDL程序。選擇控制的信號s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng)s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分別執(zhí)行y<=a、y<=b、y<=c、y<=d。4-2.答案LIBRARYIEEE;ENTITYMUX41ISPORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);-- 輸入選擇信號a,b,c,d:INSTD_LOGIC;-- 輸入信號y:OUTSTD_LOGIC);--輸出端ENDENTITY;ARCHITECTUREARTOFMUX41ISBEGINPROCESS(s)BEGINIF(S="00")THENy<=a;ELSIF(S="01")THENy<=b;ELSIF(S="10")THENy<=c;ELSIF(S="11")THENy<=d;ELSEy<=NULL;ENDIF;EDNPROCESS;ENDART;LIBRARYIEEE;PORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);--輸入選擇信號a,b,c,d:INSTD_LOGIC;--輸入信號y:OUTSTD_LOGIC);--輸出端ENDMUX41;ARCHITECTUREARTOFMUX41ISBEGINPROCESS(s)BEGINCASEsISWHEN“00”=>y<=a;WHEN “01”=>y<=b;WHEN “10”

=>y<=c;WHEN

“11”

=>y<=d;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDART;4-3.

圖

3-31

所示的是雙

2選

1

多路選擇器構(gòu)成的電路

MUXK，對于其中

MUX21A，當(dāng)

s='0'

和'1'時，分別有

y<='a'和y<='b'。試在一個結(jié)構(gòu)體中用兩個進程來表達此電路，每個進程中用 CASE語句描述一個2選1多路選擇器MUX21A。4-3.答案ENTITYMUX221ISPORT(a1,a2,a3:INSTD_LOGIC_VECTOR(1DOWNTO0);--輸入信號s0,s1:INSTD_LOGIC;outy:OUTSTD_LOGIC);-- 輸出端ENDENTITY;ARCHITECTUREONEOFMUX221ISSIGNALtmp:STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIFs0=”0”THENtmp<=a2;ELSEtmp<=a3;ENDIF;ENDPROCESS;PR02:PROCESS(s1)BEGINIFs1= ”0”THENouty<=a1;ELSEouty<=tmp;ENDIF;ENDPROCESS;ENDARCHITECTUREONE;ENDCASE;4-4.下圖是一個含有上升沿觸發(fā)的 D觸發(fā)器的時序電路，試寫出此電路的 VHDL設(shè)計文件。4-4.答案LIBRARYIEEE;PORT(CL:INSTD_LOGIC;--輸入選擇信號CLK0:INSTD_LOGIC;--輸入信號OUT1:OUTSTD_LOGIC);--輸出端ENDENTITY;ARCHITECTUREONEOFMULTIISSIGNALQ:STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGINIFCLK,EVENTANDCLK=?1?THENQ<=NOT(CLORQ);ELSEENDIF;ENDPROCESS;PR02:PROCESS(CLK0)BEGINOUT1<=Q;ENDPROCESS;ENDARCHITECTUREONE;ENDPROCESS;4-5.給出1位全減器的 VHDL描述。要求：(1)首先設(shè)計1位半減器，然后用例化語句將它們連接起來，圖 3-32中h_suber是半減器，diff是輸出差，s_out是借位輸出，sub_in是借位輸入。(2)以1位全減器為基本硬件，構(gòu)成串行借位的 8位減法器，要求用例化語句來完成此項設(shè)計(減法運算是 x–y-sun_in=diffr)4-5.答案底層文件1：or2a.VHD實現(xiàn)或門操作 LIBRARYIEEE;PORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;底層文件2：h_subber.VHD 實現(xiàn)一位半減器 LIBRARYIEEE;ARCHITECTUREONEOFh_subberISSIGNALxyz:STD_LOGIC_VECTOR(1DOWNTO0);BEGINxyz<=x&y;PROCESS(xyz)BEGINCASExyzISWHEN"00"=>diff<='0';s_out<='0';WHEN"01"=>diff<='1';s_out<='1';WHEN"10"=>diff<='1';s_out<='0';WHEN"11"=>diff<='0';s_out<='0';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREONE;頂層文件：f_subber.VHD 實現(xiàn)一位全減器 LIBRARYIEEE;PORT(x,y,sub_in:INSTD_LOGIC;diffr,sub_out:OUTSTD_LOGIC);ENDENTITYf_subber;ARCHITECTUREONEOFf_subberISCOMPONENTh_subberPORT(x,y:INSTD_LOGIC;diff,S_out:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor2aPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;BEGINu1:h_subberPORTMAP(x=>x,y=>y,diff=>d,s_out=>e);u2:h_subberPORTMAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3:or2aPORTMAP(a=>f,b=>e,c=>sub_out);ENDARCHITECTUREONE;ENDARCHITECTUREART;4-6.根據(jù)下圖，寫出頂層文件 MX3256.VHD的VHDL設(shè)計文件。 4-6.答案MAX3256頂層文件LIBRARYIEEE;ENTITYMAX3256ISPORT(INA,INB,INCK:INSTD_LOGIC;INC:INSTD_LOGIC;E,OUT:OUTSTD_LOGIC);ENDENTITYMAX3256;ARCHITECTUREONEOFMAX3256ISCOMPONENTLK35--調(diào)用LK35聲明語句PORT(A1,A2:INSTD_LOGIC;CLK:INSTD_LOGIC;Q1,Q2:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTD--調(diào)用D觸發(fā)器聲明語句PORT(D,C:INSTD_LOGIC;CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTMUX21--調(diào)用二選一選擇器聲明語句PORT(B,A:INSTD_LOGIC;S:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALAA,BB,CC,DD:STD_LOGIC;BEGINu1:LK35PORTMAP(A1=>INA,A2=>INB,CLK=INCK,Q1=>AA,Q2=>BB);u2:DPORTMAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);u3:LK35PORTMAP(A1=>BB,A2=>CC,CLK=INCK,Q1=>DD,Q2=>OUT1) ；u4:MUX21PORTMAP(B=>AA,A=>DD,S=>BB,C=>E);ENDARCHITECTUREONE;設(shè)計含有異步清零和計數(shù)使能的 16位二進制加減可控計數(shù)器。4-7.答案：LIBRARYIEEE;PORT(CLK,RST,EN:INSTD_LOGIC; CHOOSE:INBIT;SETDATA:BUFFERINTEGERRANCE65535DOWNTO0;COUT:BUFFERINTEGERRANCE65535DOWNTO0);ENDCNT16;ARCHITECTUREONEOFCNT16ISBEGINPROCESS(CLK,RST,SDATA) VARIABLEQI:STD_LOGIC_VECTOR(65535DOWNTO0); BEGINIFRST='1'THEN-- 計數(shù)器異步復(fù)位QI:=(OTHERS=>'0');ELSIFSET=’1’THEN--計數(shù)器一步置位 QI:=SETDATA;ELSIFCLK'EVENTANDCLK='1'THEN--檢測時鐘上升沿IFEN=’1’THEN–檢測是否允許計數(shù)IFCHOOSE=’1’THEN--選擇加法計數(shù) QI:=QI+1;-- 計數(shù)器加一ELSEQI=QI-1;-- 計數(shù)器加一ENDIF;ENDIF;ENDIF;COUT<=QI;-- 將計數(shù)值向端口輸出 ENDPROCESS;ENDONE;第五章5-1歸納利用QuartusII進行VHDL文本輸入設(shè)計的流程：從文件輸入一直到SignalTapII測試。P95~P115答：1建立工作庫文件夾和編輯設(shè)計文件；2創(chuàng)建工程；3編譯前設(shè)置；4全程編譯；5時序仿真；6引腳鎖定；

7

配置文件下載；

8

打開

SignalTapII

編輯窗口；

9

調(diào)入

SignalTapII

的待測信號；

10

SignalTapII參數(shù)設(shè)置；11SignalTapII譯下載；13 啟動SignalTap

參數(shù)設(shè)置文件存盤；

12 帶有

SignalTapII

測試信息的編進行采樣與分析；14SignalTapII的其他設(shè)置和控制方法。第六章6-1什么是固有延時?什么是慣性延時 ?P150~151答：固有延時(InertialDelay)也稱為慣性延時，固有延時的主要物理機制是分布電容效應(yīng)。6-2δ是什么?在VHDL中，δ有什么用處?P152δ是什么?答：在VHDL仿真和綜合器中，默認的固有延時量（它在數(shù)學(xué)上是一個無窮小量），被稱為 δ延時。在VHDL中，δ有什么用處?答：在VHDL信號賦值中未給出固有延時情況下，VHDL仿真器和綜合器將自動為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時量δ；使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。6-4說明信號和變量的功能特點，以及應(yīng)用上的異同點。 P128~P129 答：變量：變量是一個局部量，只能在進程和子程序中使用。變量不能將信息帶出對它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時行為。變量的主要作用是在進程中作為臨時的數(shù)據(jù)存儲單元。信號：信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，其性質(zhì)類似于連接線；可作為設(shè)計實體中并行語句模塊間的信息交流通道。信號不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應(yīng)關(guān)系。6-5在VHDL設(shè)計中，給時序電路清零 (復(fù)位)有兩種力方法，它們是什么 ?解：設(shè)Q定義成信號，一種方法： Q<=“000,000”；其中“000,000”反映出信號的位寬度。第二種方法：Q<=(OTHERS=>‘0’)；其中OTHERS=>‘0’不需要給出信號Q的位寬度，即可對Q清零。6-6哪一種復(fù)位方法必須將復(fù)位信號放在敏感信號表中?給出這兩種電路的VHDL描述。解：邊沿觸發(fā)復(fù)位信號要將復(fù)位信號放在進程的敏感信號表中。（1）邊沿觸發(fā)復(fù)位信號

,,,,,,,,

.ARCHITECTUREbhv0FDFF3ISSIGNALQQ:STD_LOGIC;BEGINPROCESS(RST)BEGINIFRST?EVENTANDRST=,1'THENQQ<=(OTHERS=>,0?);ENDIF;ENDPROCESS;Q1<=QQ;END;,,,,,,,,, （2）電平觸發(fā)復(fù)位信號 ,,,,,,,, .ARCHITECTUREbhv0FDFF3ISSIGNALQQ:STD_LOGIC;