集成電路常用器件版圖課件

集成電路版圖設(shè)計與驗證第六章集成電路常用器件版圖1A集成電路版圖設(shè)計與驗證第六章集成電路常用器件版圖1A5.1MOS器件常見版圖畫法1、大尺寸MOS版圖布局大寬長比的晶體管：獲得大的驅(qū)動能力。單管布局：柵很長，寄生電阻增加，導(dǎo)致晶體管各個位置的導(dǎo)通不同步。指狀交叉（finger）方式2A5.1MOS器件常見版圖畫法1、大尺寸MOS版圖布局2A將與非門設(shè)計成指狀構(gòu)造示例3A將與非門設(shè)計成指狀構(gòu)造示例3A5.1MOS器件常見版圖畫法2、倒比管版圖布局管子的寬長比小于1利用倒比管溝道較長，電阻較大的特點，可以起到上拉電阻的作用。應(yīng)用：開機清零電路。4A5.1MOS器件常見版圖畫法2、倒比管版圖布局4A5.1MOS器件常見版圖畫法3、MOS器件的對稱性對稱意味著匹配，是模擬集成電路版圖布局重要技巧之一。包括器件對稱、布局連線對稱等。（1）匹配器件相互靠近放置：減小工藝過程對器件的差異。（2）匹配器件同方向性：不同方向的MOS管在同一應(yīng)力下載流子遷移率不同。5A5.1MOS器件常見版圖畫法3、MOS器件的對稱性5A5.1MOS器件常見版圖畫法（3）匹配器件與周圍環(huán)境一致：虛設(shè)器件，避免刻蝕程度的不同。6A5.1MOS器件常見版圖畫法（3）匹配器件與周圍環(huán)境一致：5.1MOS器件常見版圖畫法（4）匹配器件使用同一單元：根器件法對于不同比例尺寸的MOS管，盡量使用同一單元進行復(fù)制組合，這樣，加工的適配幾率就會減小。7A5.1MOS器件常見版圖畫法（4）匹配器件使用同一單元：根5.1MOS器件常見版圖畫法（5）匹配器件共中心性：又稱為四方交叉在運算放大器的輸入差分對中，兩管的寬長比都比較大。采用四方交叉的布局方法，使兩個管子在X軸上產(chǎn)生的工藝梯度影響和Y軸上的工藝梯度影響都會相互抵消。將M1和M2分別分成兩個寬度為原來寬度一半的MOS管，沿對角線放置后并聯(lián)。8A5.1MOS器件常見版圖畫法（5）匹配器件共中心性：又稱為5.1MOS器件常見版圖畫法9A5.1MOS器件常見版圖畫法9A5.2電阻常見版圖畫法無源電阻：采用對半導(dǎo)體進行摻雜的方式制作的電阻。（本次課只介紹無源電阻）有源電阻：利用晶體管的不同工作區(qū)表現(xiàn)出來的不同電阻特性來做電阻。1、電阻的分類摻雜半導(dǎo)體電阻：擴散電阻和例子注入電阻薄膜電阻：多晶硅薄膜電阻和合金薄膜電阻10A5.2電阻常見版圖畫法無源電阻：采用對半導(dǎo)體進行摻雜的方式5.2電阻常見版圖畫法（1）離子注入電阻采用離子注入方式對半導(dǎo)體摻雜而得到的電阻?？梢跃_控制摻雜濃度和深度，阻值容易控制且精度很高。分為P+型和N+型電阻。（2）多晶硅薄膜電阻摻雜多晶硅薄膜電阻的放開電阻較大，是集成電路中最常用到的一種電阻。11A5.2電阻常見版圖畫法（1）離子注入電阻11A5.2電阻常見版圖畫法2、電阻的版圖設(shè)計（1）簡單的電阻版圖電阻的阻值電阻的阻值=電阻的方塊數(shù)×方塊電阻。這種阻值計算比較粗糙，沒有計入接觸孔電阻和頭區(qū)電阻。12A5.2電阻常見版圖畫法2、電阻的版圖設(shè)計12A5.2電阻常見版圖畫法（2）高阻值第精度電阻版圖對上拉電阻和下拉電阻：對電阻阻值以及匹配要求不是太高，只需要高阻值。狗骨型或折彎型圖7.1113A5.2電阻常見版圖畫法（2）高阻值第精度電阻版圖13A5.2電阻常見版圖畫法（3）高精度電阻版圖設(shè)計方法之一：虛設(shè)器件對電阻精度及匹配要求較高的電路：基準電路；運算放大器的無源負載。首選多晶硅電阻。虛設(shè)器件（DummyDevice）14A5.2電阻常見版圖畫法（3）高精度電阻版圖設(shè)計方法之一：虛5.2電阻常見版圖畫法在需要匹配的器件兩側(cè)或周圍增加虛設(shè)器件，防止邊上的器件被過多的可是，引起不匹配。對于既有精度要求，又有匹配要求的電阻，可以將這兩個電阻交互排列放置。圖7.1615A5.2電阻常見版圖畫法在需要匹配的器件兩側(cè)或周圍增加虛設(shè)器5.2電阻常見版圖畫法（3）高精度電阻版圖設(shè)計方法之二：電阻單元的復(fù)用與MOS管類似，電阻也最好使用某一單元進行利用，通常選取一段寬度長度合適，受工藝影響、溫度影響總體性能較優(yōu)的一段電阻作為通用電阻，然后通過串聯(lián)、并聯(lián)，獲得其他阻值的電阻。圖7.1716A5.2電阻常見版圖畫法（3）高精度電阻版圖設(shè)計方法之二：電5.2電阻常見版圖畫法17A5.2電阻常見版圖畫法17A5.2電阻常見版圖畫法18A5.2電阻常見版圖畫法18A5.2電阻常見版圖畫法19A5.2電阻常見版圖畫法19A5.2電阻常見版圖畫法對于無法使用串、并聯(lián)關(guān)系來構(gòu)建的電阻，可以在單元電阻內(nèi)部取部分進行構(gòu)建。圖7.18的實現(xiàn)方式。20A5.2電阻常見版圖畫法對于無法使用串、并聯(lián)關(guān)系來構(gòu)建的電阻電阻匹配設(shè)計總結(jié)（1）采用同一材料來制作匹配電阻（2）匹配電阻的寬度要相同，且要足夠?qū)?。?）匹配的電阻要緊密靠近（4）在匹配電阻陣列的兩端要放置Dummy電阻。（5）不要使用較短的電阻區(qū)塊，一般的方塊數(shù)為5個，高精度多晶硅電阻總長度至少為50微米。21A電阻匹配設(shè)計總結(jié)（1）采用同一材料來制作匹配電阻21A5.3電容版圖設(shè)計集成電路中的電容存在很多，有專門設(shè)計的電容，也有寄生電容。如相鄰兩層金屬重疊會形成電容MOS管的柵和溝道之間會形成電容1、電容的分類MOS管電容、多晶硅-N阱電容、精度較高的多晶硅-多晶硅電容（PIP）以及金屬-金屬電容（MIM）22A5.3電容版圖設(shè)計集成電路中的電容存在很多，有專門設(shè)計的電5.3電容版圖設(shè)計（1）MOS電容通常在濾波電路中使用，精度不高，誤差可達20%左右。將MOS管的源和漏接在一起，作為一個極板，柵作為一個極板。MOS管工作在積累區(qū)。柵氧化層較薄，因此電容較大。23A5.3電容版圖設(shè)計（1）MOS電容23A5.3電容版圖設(shè)計（2）阱電容多晶硅和阱之間形成電容下極板與襯底之間存在寄生電容，精度不高。（3）PIP電容多晶硅-二氧化硅-多晶硅結(jié)構(gòu)可以通過控制氧化層的質(zhì)量和厚度，精確控制電容值。做在場氧區(qū)，電容值較小。24A5.3電容版圖設(shè)計（2）阱電容24A5.3電容版圖設(shè)計（4）MIM電容金屬層之間距離較大，因此電容較小。減小電容面積、提高電容值：疊層金屬電容器，即將多層金屬平板垂直的堆疊在一起，將奇數(shù)層和偶數(shù)層金屬分別連在一起，形成兩個梳狀結(jié)構(gòu)的交叉。圖7.21PIP和MIM電容由于下極板與襯底距離較遠，寄生電容較小，精度較好。25A5.3電容版圖設(shè)計（4）MIM電容25A5.3電容版圖設(shè)計2、電容版圖設(shè)計一般電路對電容精度要求不高，因此通常電容是最后設(shè)計的。圖7.22，“比例電容版圖”：兩個電容進行匹配。將較小的電容放置中心位置，以保證周圍環(huán)境一致性。26A5.3電容版圖設(shè)計2、電容版圖設(shè)計26A5.4二極管版圖集成電路中普遍存在二極管。psub-nwell二極管：P型襯底和N阱之間存在二極管。為了保證所有的二極管反偏，需要將襯底接低電位，N阱接高電位。Sp-nwell二極管：N阱和N阱中的P+擴散區(qū)形成的二極管。27A5.4二極管版圖集成電路中普遍存在二極管。27A5.4二極管版圖利用二極管的反向擊穿效應(yīng)，可以用來做芯片的ESD（Elctro-StaticDischarge，靜電釋放）保護。二極管的反向擊穿電壓一般在6~8V，因此當使用ESD時，下一級的最大電壓也被嵌位在反向擊穿電壓。圖7.26：梳狀二極管。用作ESD的二極管的面積較大，且畫成環(huán)形結(jié)構(gòu)。28A5.4二極管版圖利用二極管的反向擊穿效應(yīng)，可以用來做芯片的5.5保護環(huán)版圖保護環(huán)（guardring）是有N+型的接觸孔或P+型的接觸孔轉(zhuǎn)成環(huán)狀，將所包圍的器件與環(huán)外的器件隔離開來，所以叫做保護環(huán)。保護環(huán)的作用：隔離噪聲，保護敏感電路不受外界干擾；防止閂鎖效應(yīng)。29A5.5保護環(huán)版圖保護環(huán)（guardring）是有N+型的5.5保護環(huán)版圖1、隔離噪聲模擬電路的噪聲一般來自襯底，噪聲源會對敏感電路造成影響。圖7.27：通過P+接觸孔吸收來自襯底的噪聲。30A5.5保護環(huán)版圖1、隔離噪聲30A5.5保護環(huán)版圖2、防止閂鎖效應(yīng)閂鎖效應(yīng)是由CMOS工藝中的計生效應(yīng)引起的，對電路可靠性非常重要，一旦發(fā)生閂鎖，不僅電路無法正常工作，還會因大電流引起芯片過熱，造成物理破壞。圖7.29：寄生效應(yīng)電路。圖7.30：多數(shù)載流子保護環(huán)，吸收外來的多數(shù)載流子，避免寄生三極管的發(fā)射極被正偏。31A5.5保護環(huán)版圖2、防止閂鎖效應(yīng)31A5.6焊盤版圖焊盤（pad）集成電路與外接環(huán)境之間的接口。除了壓焊塊之外，焊盤還具有輸入保護、內(nèi)外隔離、對外驅(qū)動等接口功能。通常由最上層兩層金屬重疊而成。圖7.31，7.3232A5.6焊盤版圖焊盤（pad）集成電路與外接環(huán)境之間的接口。I/0PAD輸入輸出單元（補充）承擔(dān)輸入、輸出信號接口的I/O單元就不僅僅是壓焊塊，而是具有一定功能的功能塊。這些功能塊擔(dān)負著對外的驅(qū)動，內(nèi)外的隔離、輸入保護或其他接口功能。這些單元的一個共同之處是都有壓焊塊，用于連接芯片與封裝管座。為防止在后道劃片工藝中損傷芯片，通常要求I/OPAD的外邊界距劃片位置100μm左右。33AI/0PAD輸入輸出單元（補充）承擔(dān)輸入、輸出信號接口的I/0PAD輸入輸出單元（補充）任何一種設(shè)計技術(shù)的版圖結(jié)構(gòu)都需要焊盤輸入/輸出單元（I/O

PAD）。不論門陣列、標準單元結(jié)構(gòu)還是積木塊結(jié)構(gòu)，它們的I/O

PAD都是以標準單元的結(jié)構(gòu)形式出現(xiàn)，這些I/OPAD通常具有等高不等寬的外部形狀，各單元的電源、地線的寬度和相對位置是統(tǒng)一的。34AI/0PAD輸入輸出單元（補充）任何一種設(shè)計技術(shù)的版圖結(jié)輸入單元

輸入單元主要承擔(dān)對內(nèi)部電路的保護，一般認為外部信號的驅(qū)動能力足夠大，輸入單元不必具備再驅(qū)動功能。因此，輸入單元的結(jié)構(gòu)主要是輸入保護電路。

35A輸入單元輸入單元主要承擔(dān)對內(nèi)部電路的保護，一般認輸入單元版圖雙二極管、電阻電路

單二極管、電阻電路

36A輸入單元版圖雙二極管、電阻電路單二極管、電阻電路36A輸入單元從版圖可以看到，這樣的一個簡單電路，其版圖形式比我們在前面看到的門陣列版圖復(fù)雜了許多。這樣的版圖設(shè)計不僅僅是考慮了電路所要完成的功能，而且充分地考慮了接口電路將面對的復(fù)雜的外部情況，考慮了在器件物理結(jié)構(gòu)中所包含的寄生效應(yīng)。希望通過這樣的輸入電路，使集成電路內(nèi)部得到一個穩(wěn)定、有效的信號，阻止外部干擾信號進入內(nèi)部邏輯。37A輸入單元從版圖可以看到，這樣的一個簡單電路，其版圖形式比我們輸出單元輸出單元的主要任務(wù)是提供一定的驅(qū)動能力，防止內(nèi)部邏輯過負荷而損壞。另一方面，輸出單元還承擔(dān)了一定的邏輯功能，單元具有一定的可操作性。與輸入電路相比，輸出單元的電路形式比較多。38A輸出單元輸出單元的主要任務(wù)是提供一定的驅(qū)動能力，防止內(nèi)部邏輯（1）反相輸出I/OPAD顧名思義，反相輸出就是內(nèi)部信號經(jīng)反相后輸出。這個反相器除了完成反相的功能外，另一個主要作用是提供一定的驅(qū)動能力。

39A（1）反相輸出I/OPAD顧名思義，反相輸出（1）反相輸出I/OPAD為防止觸發(fā)CMOS結(jié)構(gòu)的寄生可控硅效應(yīng)燒毀電路，該版圖采用了P+隔離環(huán)結(jié)構(gòu)，并在隔離環(huán)中設(shè)計了良好的電源、地接觸。因為MOS管的寬長比比較大，版圖采用了多柵并聯(lián)結(jié)構(gòu)，源漏區(qū)的金屬引線設(shè)計成叉指狀結(jié)構(gòu)，電路中的NMOS管和PMOS管實際是由多管并聯(lián)構(gòu)成，采用了共用源區(qū)和共用漏區(qū)結(jié)構(gòu)。40A（1）反相輸出I/OPAD為防止觸發(fā)CMOS結(jié)構(gòu)的寄生（1）反相輸出I/OPAD考慮到電子遷移率比空穴約大2.5倍，所以，PMOS管的尺寸比NMOS管大，這樣可使倒相器的輸出波形對稱。下圖是將金屬鋁引線去除后的版圖形式，通過這個圖可以清楚的看到器件的并聯(lián)結(jié)構(gòu)和重摻雜隔離環(huán)的結(jié)構(gòu)。41A（1）反相輸出I/OPAD考慮到電子遷移率比空穴約大2.（1）反相輸出I/OPAD42A（1）反相輸出I/OPAD42A5.7電源和地線版圖圖7.33：電源和地線布局。內(nèi)部電路完全設(shè)計完畢后，最后開始布焊盤的電源和地線。VDD和VSS處于對角線位置，最外一圈是VSS線，較里一圈是VDD線，輸入輸出PAD位于它們之間。43A5.7電源和地線版圖圖7.33：電源和地線布局。43A5.8連線多晶硅：電阻率較大，可以作為數(shù)字電路門內(nèi)部連線，或者在小模塊內(nèi)作為近距離連線。金屬AL：既可以在小模塊內(nèi)部使用，也可以作為模塊間的連線。1、金屬線的寬度：要考慮工藝允許的最大電流密度，防止流過金屬的電流過大。合并單元后，金屬線加寬，可以使用多層金屬重疊。44A5.8連線多晶硅：電阻率較大，可以作為數(shù)字電路門內(nèi)部連線，5.8連線2、金屬布線為防止寄生效應(yīng)，相鄰兩層金屬應(yīng)交叉布線。金屬折線一般不要走小于900的折線。建議取1350的折線。3、片內(nèi)電源和地線將所有的PMOS管放在一起，共用電源線；所有的NMOS管放在一起，共用地線。45A5.8連線2、金屬布線45A5.8連線相鄰兩行的數(shù)字電路共用一個電源或地線，這樣電源和地線就形成了叉指布線的方式。圖7.3546A5.8連線相鄰兩行的數(shù)字電路共用一個電源或地線，這樣電源和5.9靜電保護多數(shù)CMOS集成電路的輸入端是直接接到柵上。而懸浮的輸入端很容易受到較高感應(yīng)電位的影響。人體的靜電模型可以簡化成對地的100PF電容串聯(lián)一個1.5kΩ的電阻，在干燥氣氛下可能在100PF上感應(yīng)出較高的靜電電位，由于存儲的能量與電位的平方成正比，所以存儲在人體等效電容中的能量很大，約0.2毫焦耳。較高的靜電電位和較高的能量會引起CMOS電路的靜電失效。47A5.9靜電保護多數(shù)CMOS集成電路的輸入端是直接接到柵上。ESD（Electrostaticdischarge）靜電放電(ESD)引起的失效的原因主要有兩種：一種是電流過大而引起的熱失效；一種是由于過大的電壓直接引起柵氧化層的擊穿，或者說是電失效。熱失效是由于局部電流集中而形成較大的熱量，使器件局部金屬互連線熔化或芯片出現(xiàn)熱斑。從而引起二次擊穿。電失效是由于保護不當．使較大的電壓直接加到脆弱的薄氧化層上，引起介質(zhì)擊穿或表面擊穿。48AESD（Electrostaticdischarge）靜電ESD（Electrostaticdischarge）ESD在半導(dǎo)體器件中已經(jīng)成為主要的可靠性問題，在小尺寸CMOS工藝中更是如此。在深亞微米CMOS工藝中，由于薄柵氧化層的擊穿電壓較低，必須加入有效的在片ESD保護電路以箝位加到內(nèi)部電路柵氧上的過沖電壓。為防止器件被擊穿，必須為這些電荷提供“泄放通路”,這就是輸入保護電路。49AESD（Electrostaticdischarge）ES集成電路版圖設(shè)計與驗證第六章集成電路常用器件版圖50A集成電路版圖設(shè)計與驗證第六章集成電路常用器件版圖1A5.1MOS器件常見版圖畫法1、大尺寸MOS版圖布局大寬長比的晶體管：獲得大的驅(qū)動能力。單管布局：柵很長，寄生電阻增加，導(dǎo)致晶體管各個位置的導(dǎo)通不同步。指狀交叉（finger）方式51A5.1MOS器件常見版圖畫法1、大尺寸MOS版圖布局2A將與非門設(shè)計成指狀構(gòu)造示例52A將與非門設(shè)計成指狀構(gòu)造示例3A5.1MOS器件常見版圖畫法2、倒比管版圖布局管子的寬長比小于1利用倒比管溝道較長，電阻較大的特點，可以起到上拉電阻的作用。應(yīng)用：開機清零電路。53A5.1MOS器件常見版圖畫法2、倒比管版圖布局4A5.1MOS器件常見版圖畫法3、MOS器件的對稱性對稱意味著匹配，是模擬集成電路版圖布局重要技巧之一。包括器件對稱、布局連線對稱等。（1）匹配器件相互靠近放置：減小工藝過程對器件的差異。（2）匹配器件同方向性：不同方向的MOS管在同一應(yīng)力下載流子遷移率不同。54A5.1MOS器件常見版圖畫法3、MOS器件的對稱性5A5.1MOS器件常見版圖畫法（3）匹配器件與周圍環(huán)境一致：虛設(shè)器件，避免刻蝕程度的不同。55A5.1MOS器件常見版圖畫法（3）匹配器件與周圍環(huán)境一致：5.1MOS器件常見版圖畫法（4）匹配器件使用同一單元：根器件法對于不同比例尺寸的MOS管，盡量使用同一單元進行復(fù)制組合，這樣，加工的適配幾率就會減小。56A5.1MOS器件常見版圖畫法（4）匹配器件使用同一單元：根5.1MOS器件常見版圖畫法（5）匹配器件共中心性：又稱為四方交叉在運算放大器的輸入差分對中，兩管的寬長比都比較大。采用四方交叉的布局方法，使兩個管子在X軸上產(chǎn)生的工藝梯度影響和Y軸上的工藝梯度影響都會相互抵消。將M1和M2分別分成兩個寬度為原來寬度一半的MOS管，沿對角線放置后并聯(lián)。57A5.1MOS器件常見版圖畫法（5）匹配器件共中心性：又稱為5.1MOS器件常見版圖畫法58A5.1MOS器件常見版圖畫法9A5.2電阻常見版圖畫法無源電阻：采用對半導(dǎo)體進行摻雜的方式制作的電阻。（本次課只介紹無源電阻）有源電阻：利用晶體管的不同工作區(qū)表現(xiàn)出來的不同電阻特性來做電阻。1、電阻的分類摻雜半導(dǎo)體電阻：擴散電阻和例子注入電阻薄膜電阻：多晶硅薄膜電阻和合金薄膜電阻59A5.2電阻常見版圖畫法無源電阻：采用對半導(dǎo)體進行摻雜的方式5.2電阻常見版圖畫法（1）離子注入電阻采用離子注入方式對半導(dǎo)體摻雜而得到的電阻?？梢跃_控制摻雜濃度和深度，阻值容易控制且精度很高。分為P+型和N+型電阻。（2）多晶硅薄膜電阻摻雜多晶硅薄膜電阻的放開電阻較大，是集成電路中最常用到的一種電阻。60A5.2電阻常見版圖畫法（1）離子注入電阻11A5.2電阻常見版圖畫法2、電阻的版圖設(shè)計（1）簡單的電阻版圖電阻的阻值電阻的阻值=電阻的方塊數(shù)×方塊電阻。這種阻值計算比較粗糙，沒有計入接觸孔電阻和頭區(qū)電阻。61A5.2電阻常見版圖畫法2、電阻的版圖設(shè)計12A5.2電阻常見版圖畫法（2）高阻值第精度電阻版圖對上拉電阻和下拉電阻：對電阻阻值以及匹配要求不是太高，只需要高阻值。狗骨型或折彎型圖7.1162A5.2電阻常見版圖畫法（2）高阻值第精度電阻版圖13A5.2電阻常見版圖畫法（3）高精度電阻版圖設(shè)計方法之一：虛設(shè)器件對電阻精度及匹配要求較高的電路：基準電路；運算放大器的無源負載。首選多晶硅電阻。虛設(shè)器件（DummyDevice）63A5.2電阻常見版圖畫法（3）高精度電阻版圖設(shè)計方法之一：虛5.2電阻常見版圖畫法在需要匹配的器件兩側(cè)或周圍增加虛設(shè)器件，防止邊上的器件被過多的可是，引起不匹配。對于既有精度要求，又有匹配要求的電阻，可以將這兩個電阻交互排列放置。圖7.1664A5.2電阻常見版圖畫法在需要匹配的器件兩側(cè)或周圍增加虛設(shè)器5.2電阻常見版圖畫法（3）高精度電阻版圖設(shè)計方法之二：電阻單元的復(fù)用與MOS管類似，電阻也最好使用某一單元進行利用，通常選取一段寬度長度合適，受工藝影響、溫度影響總體性能較優(yōu)的一段電阻作為通用電阻，然后通過串聯(lián)、并聯(lián)，獲得其他阻值的電阻。圖7.1765A5.2電阻常見版圖畫法（3）高精度電阻版圖設(shè)計方法之二：電5.2電阻常見版圖畫法66A5.2電阻常見版圖畫法17A5.2電阻常見版圖畫法67A5.2電阻常見版圖畫法18A5.2電阻常見版圖畫法68A5.2電阻常見版圖畫法19A5.2電阻常見版圖畫法對于無法使用串、并聯(lián)關(guān)系來構(gòu)建的電阻，可以在單元電阻內(nèi)部取部分進行構(gòu)建。圖7.18的實現(xiàn)方式。69A5.2電阻常見版圖畫法對于無法使用串、并聯(lián)關(guān)系來構(gòu)建的電阻電阻匹配設(shè)計總結(jié)（1）采用同一材料來制作匹配電阻（2）匹配電阻的寬度要相同，且要足夠?qū)?。?）匹配的電阻要緊密靠近（4）在匹配電阻陣列的兩端要放置Dummy電阻。（5）不要使用較短的電阻區(qū)塊，一般的方塊數(shù)為5個，高精度多晶硅電阻總長度至少為50微米。70A電阻匹配設(shè)計總結(jié)（1）采用同一材料來制作匹配電阻21A5.3電容版圖設(shè)計集成電路中的電容存在很多，有專門設(shè)計的電容，也有寄生電容。如相鄰兩層金屬重疊會形成電容MOS管的柵和溝道之間會形成電容1、電容的分類MOS管電容、多晶硅-N阱電容、精度較高的多晶硅-多晶硅電容（PIP）以及金屬-金屬電容（MIM）71A5.3電容版圖設(shè)計集成電路中的電容存在很多，有專門設(shè)計的電5.3電容版圖設(shè)計（1）MOS電容通常在濾波電路中使用，精度不高，誤差可達20%左右。將MOS管的源和漏接在一起，作為一個極板，柵作為一個極板。MOS管工作在積累區(qū)。柵氧化層較薄，因此電容較大。72A5.3電容版圖設(shè)計（1）MOS電容23A5.3電容版圖設(shè)計（2）阱電容多晶硅和阱之間形成電容下極板與襯底之間存在寄生電容，精度不高。（3）PIP電容多晶硅-二氧化硅-多晶硅結(jié)構(gòu)可以通過控制氧化層的質(zhì)量和厚度，精確控制電容值。做在場氧區(qū)，電容值較小。73A5.3電容版圖設(shè)計（2）阱電容24A5.3電容版圖設(shè)計（4）MIM電容金屬層之間距離較大，因此電容較小。減小電容面積、提高電容值：疊層金屬電容器，即將多層金屬平板垂直的堆疊在一起，將奇數(shù)層和偶數(shù)層金屬分別連在一起，形成兩個梳狀結(jié)構(gòu)的交叉。圖7.21PIP和MIM電容由于下極板與襯底距離較遠，寄生電容較小，精度較好。74A5.3電容版圖設(shè)計（4）MIM電容25A5.3電容版圖設(shè)計2、電容版圖設(shè)計一般電路對電容精度要求不高，因此通常電容是最后設(shè)計的。圖7.22，“比例電容版圖”：兩個電容進行匹配。將較小的電容放置中心位置，以保證周圍環(huán)境一致性。75A5.3電容版圖設(shè)計2、電容版圖設(shè)計26A5.4二極管版圖集成電路中普遍存在二極管。psub-nwell二極管：P型襯底和N阱之間存在二極管。為了保證所有的二極管反偏，需要將襯底接低電位，N阱接高電位。Sp-nwell二極管：N阱和N阱中的P+擴散區(qū)形成的二極管。76A5.4二極管版圖集成電路中普遍存在二極管。27A5.4二極管版圖利用二極管的反向擊穿效應(yīng)，可以用來做芯片的ESD（Elctro-StaticDischarge，靜電釋放）保護。二極管的反向擊穿電壓一般在6~8V，因此當使用ESD時，下一級的最大電壓也被嵌位在反向擊穿電壓。圖7.26：梳狀二極管。用作ESD的二極管的面積較大，且畫成環(huán)形結(jié)構(gòu)。77A5.4二極管版圖利用二極管的反向擊穿效應(yīng)，可以用來做芯片的5.5保護環(huán)版圖保護環(huán)（guardring）是有N+型的接觸孔或P+型的接觸孔轉(zhuǎn)成環(huán)狀，將所包圍的器件與環(huán)外的器件隔離開來，所以叫做保護環(huán)。保護環(huán)的作用：隔離噪聲，保護敏感電路不受外界干擾；防止閂鎖效應(yīng)。78A5.5保護環(huán)版圖保護環(huán)（guardring）是有N+型的5.5保護環(huán)版圖1、隔離噪聲模擬電路的噪聲一般來自襯底，噪聲源會對敏感電路造成影響。圖7.27：通過P+接觸孔吸收來自襯底的噪聲。79A5.5保護環(huán)版圖1、隔離噪聲30A5.5保護環(huán)版圖2、防止閂鎖效應(yīng)閂鎖效應(yīng)是由CMOS工藝中的計生效應(yīng)引起的，對電路可靠性非常重要，一旦發(fā)生閂鎖，不僅電路無法正常工作，還會因大電流引起芯片過熱，造成物理破壞。圖7.29：寄生效應(yīng)電路。圖7.30：多數(shù)載流子保護環(huán)，吸收外來的多數(shù)載流子，避免寄生三極管的發(fā)射極被正偏。80A5.5保護環(huán)版圖2、防止閂鎖效應(yīng)31A5.6焊盤版圖焊盤（pad）集成電路與外接環(huán)境之間的接口。除了壓焊塊之外，焊盤還具有輸入保護、內(nèi)外隔離、對外驅(qū)動等接口功能。通常由最上層兩層金屬重疊而成。圖7.31，7.3281A5.6焊盤版圖焊盤（pad）集成電路與外接環(huán)境之間的接口。I/0PAD輸入輸出單元（補充）承擔(dān)輸入、輸出信號接口的I/O單元就不僅僅是壓焊塊，而是具有一定功能的功能塊。這些功能塊擔(dān)負著對外的驅(qū)動，內(nèi)外的隔離、輸入保護或其他接口功能。這些單元的一個共同之處是都有壓焊塊，用于連接芯片與封裝管座。為防止在后道劃片工藝中損傷芯片，通常要求I/OPAD的外邊界距劃片位置100μm左右。82AI/0PAD輸入輸出單元（補充）承擔(dān)輸入、輸出信號接口的I/0PAD輸入輸出單元（補充）任何一種設(shè)計技術(shù)的版圖結(jié)構(gòu)都需要焊盤輸入/輸出單元（I/O

PAD）。不論門陣列、標準單元結(jié)構(gòu)還是積木塊結(jié)構(gòu)，它們的I/O

PAD都是以標準單元的結(jié)構(gòu)形式出現(xiàn)，這些I/OPAD通常具有等高不等寬的外部形狀，各單元的電源、地線的寬度和相對位置是統(tǒng)一的。83AI/0PAD輸入輸出單元（補充）任何一種設(shè)計技術(shù)的版圖結(jié)輸入單元

輸入單元主要承擔(dān)對內(nèi)部電路的保護，一般認為外部信號的驅(qū)動能力足夠大，輸入單元不必具備再驅(qū)動功能。因此，輸入單元的結(jié)構(gòu)主要是輸入保護電路。

84A輸入單元輸入單元主要承擔(dān)對內(nèi)部電路的保護，一般認輸入單元版圖雙二極管、電阻電路

單二極管、電阻電路

85A輸入單元版圖雙二極管、電阻電路單二極管、電阻電路36A輸入單元從版圖可以看到，這樣的一個簡單電路，其版圖形式比我們在前面看到的門陣列版圖復(fù)雜了許多。這樣的版圖設(shè)計不僅僅是考慮了電路所要完成的功能，而且充分地考慮了接口電路將面對的復(fù)雜的外部情況，考慮了在器件物理結(jié)構(gòu)中所包含的寄生效應(yīng)。希望通過這樣的輸入電路，使集成電路內(nèi)部得到一個穩(wěn)定、有效的信號，阻止外部干擾信號進入內(nèi)部邏輯。86A輸入單元從版圖可以看到，這樣的一個簡單電路，其版圖形式比我們輸出單元輸出單元的主要任務(wù)是提供一定的驅(qū)動能力，防止內(nèi)部邏輯過負荷而損壞。另一方面，輸出單元還承擔(dān)了一定的邏輯功能，單元具有一定的可操作性。與輸入電路相比，輸出單元的電路形式比較多。87A輸出單元輸出單元的主要任務(wù)是提供一定的驅(qū)動能力，防止內(nèi)部邏輯（1）反相輸出I/OPAD顧名思義，反相輸出就是內(nèi)部信號經(jīng)反相后輸出。這個反相器除了完成反相的功能外，另一個主要作用是提供一定的驅(qū)動能力。

88A（1）反相輸出I/OPAD顧名思義，反相輸出（1）反相輸出I/OPAD為防止觸發(fā)CMOS結(jié)構(gòu)的寄生可控硅效應(yīng)燒毀電路，該版圖采用了P+隔離環(huán)結(jié)構(gòu)，并在隔離環(huán)中設(shè)計了良好的電源、地接觸。因為MOS管的寬長比比較大，版圖采用了多柵并聯(lián)結(jié)構(gòu)，源漏區(qū)的金屬引線設(shè)計成叉指狀結(jié)構(gòu)，電路中的NMOS管和PMOS管實際是由多管并聯(lián)構(gòu)成，采用了共用源區(qū)和共用漏區(qū)結(jié)構(gòu)。89A（1）反相輸出I/OPAD為防止觸發(fā)CMOS結(jié)構(gòu)的寄生（1）反相輸出I/OPAD考慮到電子遷移率比空穴約大2.5倍，所以，PMOS管的尺寸比NMOS管大，這樣可使倒相器的輸出波形對稱。下圖是將金屬鋁引線去除后的版圖形式，通過這個圖可以