實(shí)驗(yàn)三：QuartusII混合輸入及層次化設(shè)計(jì)

實(shí)驗(yàn)三：QUARTUSII的混合輸入及層次化設(shè)計(jì)練習(xí)一、 實(shí)驗(yàn)?zāi)康模?） 掌握和熟悉QUARTUSII軟件的混合輸入法設(shè)計(jì)數(shù)字電路的方法。（2） 掌握QUARTUSII軟件的層次化設(shè)計(jì)方法及步驟。（3） 掌握和熟悉QUARTUSII軟件的設(shè)計(jì)輸入、編譯、仿真以及下載。二、 實(shí)驗(yàn)內(nèi)容用QUARTUSII軟件的原理圖和硬件描述語(yǔ)言混合輸入法及層次化設(shè)計(jì)發(fā)昂發(fā)設(shè)計(jì)一個(gè)十進(jìn)制數(shù)的計(jì)數(shù)、譯碼及顯示電路。三、 實(shí)驗(yàn)條件（1） 電腦。（2） 開(kāi)發(fā)軟件：QuartusII（3） 開(kāi)發(fā)設(shè)備：EL—EDA—V型；EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)。（4） 擬用芯片：ACEX1K;EP1K100QC208-3。四、實(shí)驗(yàn)步驟（1） 設(shè)計(jì)一個(gè)同步BCD碼十進(jìn)制計(jì)數(shù)器（利用VHDL語(yǔ)言編寫(xiě)），設(shè)計(jì)文件名為COUNT10.VHD，對(duì)其編譯，仿真通過(guò)后，生成電路符號(hào)COUNT10.SYM,即將我們?cè)O(shè)計(jì)的十進(jìn)制計(jì)數(shù)器編譯成工作庫(kù)中的一個(gè)元件。（2） 設(shè)計(jì)一個(gè)BCD碼輸入，輸出為共陰極的顯示譯碼器，設(shè)計(jì)文件名為DEC7S.VHD（利用VHDL語(yǔ)言編寫(xiě)），對(duì)其編譯，仿真通過(guò)后，生成電路符號(hào)DEC7S.SYM,即將我們?cè)O(shè)計(jì)的顯示譯碼器編譯成工作庫(kù)中的一個(gè)元件。利用原理圖輸入法建立頂層設(shè)計(jì)文件，文件名COUNT10_TOP.GDF文件中要輸入前面連個(gè)文件生成對(duì)頂層設(shè)計(jì)文件構(gòu)成的項(xiàng)目進(jìn)行編譯、仿真及下載，最后在EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上驗(yàn)證電路的功能。五、實(shí)驗(yàn)設(shè)計(jì)(1)十進(jìn)制計(jì)數(shù)器的VHDL程序LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;USEieee.std_logic_unsigned.all;ENTITYCOUNTERISPORTCLR:INSTD_LOGIC;CLK:INSTD_LOGIC;EN:INSTD_LOGIC;Q:bufferSTD_LOGIC_VECTOR(3downto0);CO:OUTSTD_LOGIC);ENDCOUNTER;ARCHITECTUREJOFCOUNTERISSIGNALq_temp:std_logic_vector(3downto0);BEGINprocess(clk,q_temp)BEGINIF(clk'eventANDclk='1')THENIF(clr=T)THENq_tempv=(OTHERS=>'0');ELSIF(en=T)THENIF(q_temp="1001")THENq_tempv=(OTHERS=>'0');ELSEq_tempv=q_temp+1;ENDIF;ENDIF;ENDIF;qv=q_temp;ENDPROCESS;cov=TWHENq_temp="1001"ANDen=TELSE'O';ENDJ;(2)顯示譯碼器的VHDL的程序LIBRARYieee;USEieee.std_logic_1164.all;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYLED7SISPORT(Q:INSTD_LOGIC_VECTOR(3downto0);L:OUTSTD_LOGIC_VECTOR(6downto0));ENDLED7S;ARCHITECTUREHOFLED7SISBEGINPROCESS(Q)BEGINCASEQISWHEN"0000"=>L<="0111111";WHEN"0001"=>L<="0000110";WHEN"0010"=>L<="1011011";WHEN"0011"=>L<="1001111";WHEN"0100"=>L<="1100110";WHEN"0101"=>L<="1101101";WHEN"0110"=>L<="1111101";WHEN"0111"=>L<="0000111";WHEN"1000"=>L<="1111111";WHEN"1001"=>L<="1101111";

WHENOTHERS=>Lv="0000000";ENDCASE;ENDPROCESS;endH;頂層設(shè)計(jì)文件原理圖?|PIN_78|ENi:Block「LED了S■COUNTERCLK..QLR..Node[—p「：1尺—:CLK:i==KlNod￡-；TypeINPUTOUTPUTI/O?|PIN_78|ENi:Block「LED了S■COUNTERCLK..QLR..Node[—p「：1尺—:CLK:i==KlNod￡-；TypeINPUTOUTPUTI/OQ[3..0]|L[6..O]BlockJodiENENBlockCLKl/QCLRCLKENQ[3..O]CO-TypeINPUTINPUTINPUTOUTPUTOUTPUTBlockConduri0(3..0]Q[3.0]1ConduilBlockNodeCOCOBlockBusL[6..O]L[6..O]…待刖￡“…j 、.…超…PIN_90piiTPINPiNpiETPINPIN9293垂95更974）波形仿真5）管腳鎖定電路引腳CLKCLRENL0L6COEP1K100QC208-3-FH|I.心片Pin78Pin7Pin8Pin90Pin97Pin36EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)CLK5d0d1agLED0五、實(shí)驗(yàn)結(jié)果及總結(jié)1）系統(tǒng)仿真情況MasterTimeBar: 18.1ns jPointer: 8.72msInterval: 8.72msStart:| End:AJpsio.ms3-°.mE4O.ms-:E叫磚 6.0,ms T.O,ms' &0嚴(yán)9.0ms10.0ms英18.110.1nsCLKAl：111111111.'I1.111.聆1CLRA:11少2ENA:妙3COA〔智鈕4SLAfr-：[6]卜：卅f1、■?濃I-￡:—?從系統(tǒng)仿真結(jié)果可以看出，本系統(tǒng)完全符合設(shè)計(jì)要求，同時(shí)從系統(tǒng)時(shí)序仿真結(jié)果可以看出，可以實(shí)現(xiàn)譯碼及顯示的功能。2） 硬件驗(yàn)證情況當(dāng)dO打到低電平時(shí)，數(shù)碼管被清零；當(dāng)di打到低電平時(shí)，其保持；當(dāng)dO和di都為高電平時(shí)，計(jì)數(shù)器正常計(jì)數(shù)，且數(shù)碼管顯示與計(jì)數(shù)值對(duì)應(yīng)的數(shù)字。從實(shí)驗(yàn)結(jié)果可以看出，本系統(tǒng)完全符合設(shè)計(jì)要