可編程邏輯器件基礎(chǔ)

1、關(guān)于可編程邏輯器件基礎(chǔ)第1頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四概述 從邏輯器件的功能和使用方法看，最初的邏輯器件全部采用標(biāo)準(zhǔn)通用片，后來(lái)發(fā)展到采用現(xiàn)場(chǎng)片和用戶片。 通用片的功能是器件廠制造時(shí)定死的，用戶只能拿來(lái)使用而不能改變其內(nèi)部功能。 通用片有門(mén)、觸發(fā)器、多路開(kāi)關(guān)、加法器、寄存器、計(jì)數(shù)器、譯碼器等邏輯器件和隨機(jī)讀寫(xiě)存儲(chǔ)器件。 用戶片是完全按用戶要求設(shè)計(jì)的VLSI器件。它對(duì)用戶來(lái)講是優(yōu)化的，但是設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)費(fèi)用高，通用性低，銷(xiāo)售量少。用戶片一般稱為專用集成電路(ASIC)，但是它也向通用方向發(fā)展。 由于通用片和全用戶片的使用范圍有限，20世紀(jì)70年代以后陸續(xù)出現(xiàn)了用戶可

2、在現(xiàn)場(chǎng)更改其內(nèi)容(功能)的現(xiàn)場(chǎng)片，如EPROM，F(xiàn)PLA，PAL，GAL，F(xiàn)PGA等一類可編程邏輯器件，通稱為PLD器件。它們規(guī)整通用，適合采用高集成度技術(shù)，因此，在數(shù)字系統(tǒng)中得到了迅速的應(yīng)用。第2頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四可編程邏輯器件基礎(chǔ) 低密度的PLD器件的基本框圖如圖1.1所示，它由輸入緩沖、與陣列、或陣列、輸出緩沖等四部分功能電路組成。根據(jù)與門(mén)陣列、或門(mén)陣列和輸出結(jié)構(gòu)的不同，低密度的PLD可分為四種基本類型：PROM，F(xiàn)PLA，PAL，GAL。數(shù)據(jù)輸入輸入緩沖與陣列或陣列輸出緩沖數(shù)據(jù)輸出.圖1.1 PLD的基本框圖第3頁(yè)，共38頁(yè)，2022年，5月20日

3、，3點(diǎn)31分，星期四說(shuō)明一PLD的基本結(jié)構(gòu)可編程邏輯器件基礎(chǔ)第4頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四1連接 硬線連接斷開(kāi)連接接通連接. 二PLD的有關(guān)邏輯約定可編程邏輯器件基礎(chǔ)第5頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四 二PLD的有關(guān)邏輯約定2緩沖器A輸入B=AC=A輸出可編程邏輯器件基礎(chǔ)第6頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四 二PLD的有關(guān)邏輯約定ABCDPLD的表示法ADBC表達(dá)式為:D=ABC3與門(mén)傳統(tǒng)表示法可編程邏輯器件基礎(chǔ)第7頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四4或門(mén)D=A+B+CABCD.表達(dá)式為: 二

4、PLD的有關(guān)邏輯約定可編程邏輯器件基礎(chǔ)第8頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四例題1DABB_A_ABDB_A_D=AABB=0_簡(jiǎn)化表示表達(dá)式為：可編程邏輯器件基礎(chǔ)第9頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四_ _ _.分析:O1=AB O2=AB O3=0O=O1+O2=AB+AB=AOB=AOB+例題2ABOO1O3O2可編程邏輯器件基礎(chǔ)第10頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四可編程邏輯器件的發(fā)展70年代初期的PLD 主要是可編程只讀存儲(chǔ)器(PROM)和可編程邏輯陣列(PLA)。在PROM中，與門(mén)陣列是固定的，或門(mén)陣列是可編程的；

5、器件采用熔斷絲工藝，一次性編程使用。70年代末期的PLD 出現(xiàn)了可編程陣列邏輯(PAL)器件。在PAL器件中，與門(mén)陣列是可編程的，或門(mén)陣列是固定連接的，它有多種輸出和反饋結(jié)構(gòu)，為數(shù)字邏輯設(shè)計(jì)帶來(lái)了一定的靈活性。但PAL仍采用熔斷絲工藝，一次性編程使用。第11頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四可編程邏輯器件的發(fā)展80年代中期的PLD 通用陣列邏輯(GAL)器件問(wèn)世，并取代了PAL。GAL器件是在PAL器件基礎(chǔ)上發(fā)展起來(lái)的新一代器件。和PAL一樣，它的與門(mén)陣列是可編程的，或門(mén)陣列是固定的。但由于采用了高速電可擦CMOS工藝，可以反復(fù)擦除和改寫(xiě)，很適宜于樣機(jī)的研制。它具有CMO

6、S低功耗特性，且速度可以與TTL可編程器件相比。特別是在結(jié)構(gòu)上采用了“輸出邏輯宏單元”電路，為用戶提供了邏輯設(shè)計(jì)和使用上的較大靈活性。80年代中后期的PLD 80年代后期問(wèn)世的FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)器件，F(xiàn)PGA屬于較高密度的PLD器件。 FPGA的基本結(jié)構(gòu)有兩類：一類是在PAL基礎(chǔ)上加以改進(jìn)和擴(kuò)展形成的；另一類是邏輯單元型，邏輯單元之間是互聯(lián)陣列。這些資源可由用戶編程。第12頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四PLD的分類及特點(diǎn)PROM-可編程存儲(chǔ)器PLA-可編程邏輯陣列PAL-可編程陣列邏輯GAL-通用可編程陣列邏輯FPGA-現(xiàn)場(chǎng)可編程門(mén)陣列ispLSI-在系統(tǒng)可

7、編程大規(guī)模集成電路PLD第13頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四PLD的分類及特點(diǎn) 只讀存儲(chǔ)器(ROM)有掩模式ROM，PROM，EPROM，E2PROM，EAROM，F(xiàn)LASH等形式，是非易失性存儲(chǔ)器。這類存儲(chǔ)器可靠性高，一般用來(lái)存放固定的程序或數(shù)據(jù)。 現(xiàn)場(chǎng)可編程邏輯陣列(FPLA)的與陣列和或陣列均可編程，可以實(shí)現(xiàn)組合邏輯和時(shí)序邏輯。 可編程陣列邏輯(PAL)的結(jié)構(gòu)和FPLA相似，也由與陣列及或陣列兩部分組成，其中與陣列可編程，或陣列固定。 通用陣列邏輯(GAL)是80年代中期在PAL的基礎(chǔ)上發(fā)展起來(lái)的器件，GAL器件是一種電擦除的可編程器件，特別適合于研制開(kāi)發(fā)階段使

8、用。第14頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四PLD的分類及特點(diǎn) 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是90年代中后期發(fā)展起來(lái)的一種可編程的大規(guī)模集成器件，它既有門(mén)陣列的結(jié)構(gòu)和性能，又具有現(xiàn)場(chǎng)可編程的特點(diǎn)，而且可以反復(fù)地擦除和重新編程，適用于ASIC的研制。FPGA的體系結(jié)構(gòu)核心是可組態(tài)的邏輯塊。 PLD器件自20世紀(jì)70年代發(fā)明以來(lái)，從熔絲型到光擦除型；到80年代又發(fā)展成為點(diǎn)擦除型；到90年代則進(jìn)一步發(fā)展成為在系統(tǒng)編程型。 在系統(tǒng)編程（ISP)，是指用戶具有在自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或線路板上為重構(gòu)邏輯而對(duì)邏輯器件進(jìn)行編程或反復(fù)改寫(xiě)的能力。ISP為用戶提供了傳統(tǒng)的PLD技術(shù)無(wú)法達(dá)到的

9、靈活性，帶來(lái)了巨大的時(shí)間效益和經(jīng)濟(jì)效益，是可編程邏輯技術(shù)的實(shí)質(zhì)性飛躍，因此被稱為PLD設(shè)計(jì)技術(shù)的一次革命。第15頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ISP技術(shù)的特點(diǎn) ISP器件的出現(xiàn)，全面實(shí)現(xiàn)了硬件設(shè)計(jì)與修改的軟件化，使得數(shù)字系統(tǒng)的設(shè)計(jì)面貌煥然一新。也就是說(shuō)，硬件設(shè)計(jì)變得像軟件一樣易于修改，硬件的功能可以隨時(shí)進(jìn)行修改，或按預(yù)定程序改變組態(tài)進(jìn)行重構(gòu)。這不僅擴(kuò)展了器件的用途，縮短了系統(tǒng)調(diào)試周期，而且還根除了對(duì)器件單獨(dú)編程的環(huán)節(jié)，省去了器件編程設(shè)備，簡(jiǎn)化了目標(biāo)設(shè)備的現(xiàn)場(chǎng)維護(hù)和升級(jí)工作。第16頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ISP技術(shù)的特點(diǎn) 傳統(tǒng)的樣機(jī)設(shè)計(jì)，

10、首先根據(jù)功能選定某種重要邏輯構(gòu)件，進(jìn)行系統(tǒng)級(jí)邏輯設(shè)計(jì)，電路板設(shè)計(jì)，裝配調(diào)試。如果要增減邏輯或修改邏輯，必須首先推倒原來(lái)設(shè)計(jì)的電路板，再重新設(shè)計(jì)新的電路板，之后再進(jìn)行裝配調(diào)試，直至樣機(jī)設(shè)計(jì)工作完畢。當(dāng)采用ISP器件進(jìn)行設(shè)計(jì)時(shí)，可把上述重要部件全部安放在樣機(jī)板上，然后再用可編程邏輯器件和可編程開(kāi)關(guān)器件按預(yù)定功能將其聯(lián)系起來(lái)。若要改變?cè)O(shè)計(jì)，無(wú)論是增減還是修改邏輯，都能夠通過(guò)設(shè)計(jì)工具軟件在數(shù)分鐘內(nèi)完成。重構(gòu)的邏輯通過(guò)一根五芯編程電纜從計(jì)算機(jī)寫(xiě)入到樣機(jī)板上的ISP器件之中。這種無(wú)需改動(dòng)元器件或印制電路板就可修改系統(tǒng)功能的特點(diǎn)是ISP技術(shù)的優(yōu)點(diǎn)之一。 由于ISP技術(shù)能夠在不取下器件的情況下直接在線路板上重

11、新編程，直接在芯片上對(duì)設(shè)計(jì)進(jìn)行修改與驗(yàn)證，從而允許一些無(wú)法預(yù)料的邏輯變動(dòng)在設(shè)計(jì)過(guò)程中能夠早日確定，因此可大大縮短系統(tǒng)的設(shè)計(jì)、調(diào)試周期，是一種全新的設(shè)計(jì)方法，并支持設(shè)計(jì)方案的保密。第17頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ISP技術(shù)的特點(diǎn)ISP器件的設(shè)計(jì)流程圖圖1.2 ISP器件的設(shè)計(jì)流程圖第18頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ISP邏輯器件系列 美國(guó)Lattice公司是世界上第一片GAL的誕生地。近年來(lái)，該公司在高密度可編程邏輯器件(HDPLD)的研制方面取得很大進(jìn)展。特別是90年代發(fā)明并率先推出的ISP技術(shù)，開(kāi)拓了新一代的PLD。Lattice公司

12、已將ISP技術(shù)應(yīng)用到HDPLD中，形成ispLSI系列高密度在系統(tǒng)可編程邏輯器件。ispLSI器件是最早問(wèn)世的ISP器件，它既有可編程邏輯器件PLD的性能與特點(diǎn)，又有現(xiàn)場(chǎng)可編程邏輯陣列PGA的高密度和靈活性。其系統(tǒng)速度可達(dá)135MHZ，邏輯集成密度可達(dá)25000門(mén)以上，是先進(jìn)的HDPLD。 ispLSI器件能夠滿足對(duì)高性能系統(tǒng)邏輯的需求，廣泛適用于數(shù)據(jù)處理、通信、圖形處理、空間技術(shù)、軍事裝備、工業(yè)控制和測(cè)量?jī)x器等領(lǐng)域。它強(qiáng)有力的結(jié)構(gòu)能夠?qū)崿F(xiàn)各種邏輯功能，其中包括寄存器、計(jì)數(shù)器、多路選擇器、譯碼器和復(fù)雜狀態(tài)機(jī)。 目前Lattice公司生產(chǎn)的ispLSI器件有六個(gè)系列：1000系列，2000系列，

13、3000系列，5000V系列，6000系列，8000系列。第19頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ISP邏輯器件系列ispLSIl000系列系統(tǒng)工作頻率：12580MHz引腳至引腳延遲(最大值)：7.515nsPLD門(mén)密度：20008000封裝：44腳至128腳PLCC，TQEP，JLCC，PQFP或CPGAispLSIl000系列中1016、1024、1032的性能參數(shù)性能參數(shù)ispLSI 1016ispLSI 1024ispLSI 1032等效門(mén)數(shù)200040006000最高工作頻率fmax(MHz)1109090傳輸時(shí)延tqd(ns)101012宏單元數(shù)649612

14、8觸發(fā)器數(shù)96144192輸入與I/O數(shù)365472第20頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ISP邏輯器件系列 下面以ispLSI 1032器件為例，說(shuō)明其特點(diǎn)與性能。 (1)速度指標(biāo)：ispLSI 1032有128個(gè)宏單元，最高工作頻率fmax為90Mhz，傳輸時(shí)延tpd為12ns。 (2)同步時(shí)鐘：每個(gè)器件有3個(gè)時(shí)鐘，既可以從外部時(shí)鐘端輸入，又可以由內(nèi)部時(shí)鐘電路產(chǎn)生。 (3)輸入寄存器鎖存器：每個(gè)I/O單元均有一個(gè)輸入寄存器鎖存器。 (4)對(duì)鎖定引腳的布線靈活性：對(duì)鎖定引腳的布線比較靈活，宏單元輸出通過(guò)輸出布線區(qū)能夠連到不同的引腳上。 (5) 制作工藝：采用E2CMO

15、S工藝制作，有可重新編程能力，有小于1s的快速擦除能力，而且在出廠前可100地進(jìn)行測(cè)試。第21頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四 ispLSI系列器件是基于與或陣列結(jié)構(gòu)的復(fù)雜PLD產(chǎn)品。芯片由若干個(gè)巨塊組成，巨塊之間通過(guò)全局布線區(qū)GRP連起來(lái)，每個(gè)巨塊包括若干個(gè)通用邏輯塊GLB、輸出布線區(qū)ORP、若干個(gè)I/O引腳和專用輸入引腳。例如：ispLSI 1032芯片有84個(gè)引腳，其中64個(gè)是I/O引腳，集成密度為6000個(gè)等效門(mén)，每片含68個(gè)觸發(fā)器和64個(gè)鎖存器，管腳與管腳延遲為12ns，系統(tǒng)最高工作頻率為90MHz。ispLSI1032的功能框圖和引腳圖。ispLSI器件的結(jié)

16、構(gòu)第22頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ispLSI1032的功能框圖和引腳圖。圖1.3 ispLSI 1032總體結(jié)構(gòu)圖第23頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ispLSI器件的結(jié)構(gòu)1.全局布線區(qū)GRP 出全局布線區(qū)GRP位于芯片的中央。它以固定的方式將所有片內(nèi)邏輯聯(lián)系在一起，供設(shè)計(jì)者使用，和通用總線的功能是一致的。其特點(diǎn)是其輸入輸出之間的延遲是恒定的和可預(yù)知的。例如:110MHz檔級(jí)的芯片在帶有4個(gè)GLB負(fù)載時(shí)其延遲時(shí)間為0.8ns，和輸入、輸出的位置無(wú)關(guān)。這個(gè)特點(diǎn)使片內(nèi)互連性非常完善，使用者可以很方便地實(shí)現(xiàn)各種復(fù)雜的設(shè)計(jì)。 2.通用邏輯塊 G

17、LB 通用邏輯塊GLB是ispLSI器件的最基本邏輯單元，緊挨GRP四邊的小方塊，標(biāo)示為A0，A1,，A7；B0，B1，B7等，每邊8塊，共32塊。它由與陣列、乘積項(xiàng)共享陣列、四輸出邏輯宏單元和控制邏輯組成。第24頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ispLSI器件的結(jié)構(gòu)3.布線區(qū) 1. 內(nèi)部結(jié)構(gòu) ORP是介于GLB和輸入輸出單元IOC之間的可編程互連陣列，陣列的輸入是8個(gè)GLB的32個(gè)輸出端，而陣列的16個(gè)輸出則分別與該側(cè)的16個(gè)IOC相連。 2. ORP的功能 通過(guò)對(duì)ORP的編程，可以將任一個(gè)GLB的輸出靈活地送到16個(gè)I/O端的某一個(gè)。由于IOC和GLB之間沒(méi)有一對(duì)一

18、關(guān)系，因而可以將GLB的編程和對(duì)外部引腳的排列分開(kāi)進(jìn)行。這一特點(diǎn)使得在不改變外部引腳排列的情況下可以修改芯片內(nèi)部的邏輯設(shè)計(jì)。 在ORP旁邊還有16條通向中央布線區(qū)GRP的輸入總線。I/O單元可以使用，GLB的輸出也可以通過(guò)ORP使用它，從而方便地實(shí)現(xiàn)了I/O端復(fù)用的功能和GLB之間的互連。 有時(shí)為了高速工作，GLB輸出跨過(guò)ORP直接與I/O單元直接相連。第25頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ispLSI器件的結(jié)構(gòu)4.輸入輸出單元IOC 輸入輸出單元是ispLSI1016總框圖中最外層的小方塊，共有32個(gè)。 I/O單元的用途是：將輸入信號(hào)、輸出信號(hào)、輸入輸出雙向信號(hào)與具體

19、的I/O管腳相連接，從而構(gòu)成輸入、輸出、三態(tài)輸出的雙向I/O口。 IOC中的觸發(fā)器有兩種工作方式：一是鎖存方式，觸發(fā)器在時(shí)鐘信號(hào)低電平時(shí)鎖存；二是寄存器方式，在時(shí)鐘信號(hào)上升沿時(shí)將信號(hào)打入。兩種方式通過(guò)R/L端編程來(lái)確定。 I/O單元的各種工作組態(tài) 輸入組態(tài)：包括輸入緩沖、鎖存輸入、寄存器輸入。 輸出組態(tài)：包括輸出緩沖、反向輸出緩沖、三態(tài)輸出緩沖。 雙向組態(tài)：包括雙向I/O、帶有寄存器的雙向I/O。第26頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四ispLSI器件的結(jié)構(gòu)5.巨塊 1. 巨塊的組成 巨塊是GLB及其對(duì)應(yīng)的ORP、IOC等的總稱。 不同類別、不同型號(hào)的ispLSI器件，其

20、主要區(qū)別在于構(gòu)成芯片的巨塊數(shù)各不相同。例如ispLSI1016有兩個(gè)巨塊，1032有4個(gè)巨塊，1048有6個(gè)巨塊。一個(gè)巨塊包含8個(gè)GLB，16個(gè)I/O口，2個(gè)專用輸入端。專用輸入端不是經(jīng)過(guò)鎖存器而是直接輸入的，在軟件自動(dòng)分配下為本巨塊內(nèi)的GLB使用。 2. 輸出使能的公共乘積項(xiàng)OE 用于輸出使能的公共乘積項(xiàng)OE，是本巨塊中某個(gè)GLB的19號(hào)乘積項(xiàng)產(chǎn)生的。利用它作為本巨塊所有16個(gè)I/O單元公用的OE信號(hào)， 8個(gè)GLB分別產(chǎn)生8個(gè)OE信號(hào)，由八選一OEMUX選出，連接到這個(gè)巨塊的16個(gè)I/O單元中，同時(shí)使能16個(gè)三態(tài)輸出緩沖器，從而避免了每個(gè)需要三態(tài)輸出的GLB都要各自產(chǎn)生OE信號(hào)。第27頁(yè)，共

21、38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四6.時(shí)鐘設(shè)置網(wǎng)絡(luò)CDN 時(shí)鐘分配網(wǎng)絡(luò)隨器件不同而異。ispLSI1032的時(shí)鐘分配網(wǎng)絡(luò)柜產(chǎn)生5個(gè)全局時(shí)鐘信號(hào)：CLK0，CLK1，CLK2，IOCLK0，IOCLK1。 其中CLK0，CLK1，CLK2三個(gè)同步時(shí)鐘信號(hào)可供所有的通用邏輯塊GLB使用。IOCLK0，IOCLK1可用于所有的IO單元，供IO寄存器使用。其輸入信號(hào)由4個(gè)專用時(shí)鐘輸入引腳Y0，Y1，Y2，Y3提供。其中Y1兼有時(shí)鐘功能。這些輸入可被直接連到任意的GLB，或者IO單元。但應(yīng)注意的是，時(shí)鐘網(wǎng)絡(luò)的輸入也可以是通用邏輯塊GLB的4個(gè)輸出，以便生成內(nèi)部時(shí)鐘電路。這內(nèi)部時(shí)鐘電路是由

22、用戶自己定義的。例如將外加主時(shí)鐘由Y0送入，作為全局時(shí)鐘CLK0，GLB輸出O0，O1，O2，O3，順次產(chǎn)生分頻信號(hào)，連接這些信號(hào)到CLK1，CLK2，IOCLK0，IOCLK1時(shí)鐘線上，生成內(nèi)部時(shí)鐘電路，這時(shí)其他GLB或IO單元便可以在比外部輸入主時(shí)鐘較低頻率的節(jié)拍上工作。ispLSI器件的結(jié)構(gòu)第28頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四在系統(tǒng)編程原理和方法 ISP技術(shù)的特點(diǎn)是可以不用編程器，用戶直接在自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或線路板上對(duì)PLD器件進(jìn)行編程?？梢韵妊b配后編程，成為產(chǎn)品后還可以反復(fù)編程。 1.在系統(tǒng)編程原理 1.編程（寫(xiě)入）原理 在系統(tǒng)編程與普通編程的基本操作一樣

23、，都是逐行編程。由于器件是插在目標(biāo)系統(tǒng)中或線路板上的，各端口與實(shí)際的電路相連，編程時(shí)系統(tǒng)處于工作狀態(tài)，因而在系統(tǒng)編程的最關(guān)鍵問(wèn)題就是編程時(shí)如何與外系統(tǒng)脫離。 ispLSI器件有兩種工作模式，即正常模式和編輯模式。工作模式的選擇是用在系統(tǒng)編程使能信號(hào)ispEN來(lái)控制：當(dāng)使能信號(hào)ispEN為高電平時(shí)，器件處于正常模式；當(dāng)ispEN為低電平時(shí)，器件所有I/O端的三態(tài)緩沖電路皆處于高阻狀態(tài)，內(nèi)部100k上拉電阻發(fā)揮作用，從而切斷了芯片與外電路的聯(lián)系，避免了編程芯片與外電路的相互影響。第29頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四 2.五個(gè)編程接口 ispLSI器件有五個(gè)編程接口，用來(lái)實(shí)

24、現(xiàn)對(duì)器件的寫(xiě)入操作。它們是： ispEN：編程使能端。當(dāng)ispEN為高電平時(shí)，器件處于正常模式。當(dāng)ispEN為低電平時(shí)，器件處于編程模式，器件所有I/O端的三態(tài)門(mén)皆處于高阻狀態(tài)，從而切斷了芯片與外電路的聯(lián)系，避免了編程芯片與外電路的相互影響。 SDI：串行數(shù)據(jù)輸入端。在編程模式下，SDI完成兩種功能：一是作為串行移位寄存器的輸入；二是作為編程狀態(tài)機(jī)的一個(gè)控制信號(hào)。 MODE：方式控制信號(hào)端。MODE為低時(shí)，SDI作為串行移位寄存器的輸入；MODE為高時(shí)，SDI作為控制信號(hào)。 SDO：串行數(shù)據(jù)輸出端。將水平移位寄存器的輸出反饋給計(jì)算機(jī)，對(duì)編程數(shù)據(jù)進(jìn)行校驗(yàn)。 SCLK：串行時(shí)鐘輸入端。它用來(lái)提供串

25、行移位寄存器和片內(nèi)時(shí)序機(jī)的時(shí)鐘信號(hào)。 在系統(tǒng)編程原理和方法第30頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四 3.編程狀態(tài)機(jī) 編程狀態(tài)機(jī)實(shí)質(zhì)上是一個(gè)專用的編程控制器。 對(duì)某一行的編程過(guò)程有以下三步操作： 第一，按地址和命令將JEDEC文件中的數(shù)據(jù)自SDI端串行輸入數(shù)據(jù)寄存器； 第二，將編程數(shù)據(jù)寫(xiě)進(jìn)E2CMOS邏輯單元； 第三，將寫(xiě)入的數(shù)據(jù)自SDO移出進(jìn)行校驗(yàn)。 同一行數(shù)據(jù)寄存器分為高段位和低段位，它們的編程是靠不同的命令分別進(jìn)行的。對(duì)整個(gè)芯片的編程還有許多其他操作，如整體擦除或部分(GLB，GRP，IOC等)擦除，保密位編程，將GLB或IOC中寄存器組態(tài)成串行移位寄存器等。所有這些

26、操作，都必須在計(jì)算機(jī)的命令下按一定順序進(jìn)行，因此在ispLSI中安排了一個(gè)編程狀態(tài)機(jī)來(lái)控制編程操作。在系統(tǒng)編程原理和方法第31頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四2.ISP器件的編程方式 1. 利用PC機(jī)的I/O端口編程 對(duì)ISP器件的編程可利用PC機(jī)進(jìn)行。如下圖所示，利用PC機(jī)并行口可向用戶目標(biāo)板提供編程信號(hào)的環(huán)境，它利用一條編程電纜將確定的編程信號(hào)（SDI、MODE、SDO、SCLK、ispEN）提供給ISP器件。該電纜是一根7芯傳輸線，除了5根信號(hào)線外，還有一根地線和對(duì)目標(biāo)板電源的檢測(cè)線。在系統(tǒng)編程原理和方法第32頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四 2. 多芯片ISP編程 并聯(lián)方式 如果一塊電路板上裝有多塊ISP器件，可對(duì)它們總的安排一個(gè)接口即可。下圖是一種并聯(lián)方式，各ISP器件的4個(gè)編程控制信號(hào)并行接在一起，但信號(hào)對(duì)各器件分別使能，使它們逐個(gè)進(jìn)入編程狀態(tài)。在這種情況下，處于正常模式下的器件仍可繼續(xù)完成正常的系統(tǒng)工作，而處于編程模式下的器件則處于編程狀態(tài)。在系統(tǒng)編程原理和方法第33頁(yè)，共38頁(yè)，2022年，5月20日，3點(diǎn)31分，星期四 串聯(lián)方式 下圖是一種串聯(lián)方式，稱為菊花鏈結(jié)構(gòu)，其特點(diǎn)是各種不同芯片共用一套ISP編程接口。每片的SDI輸入端和前面一片的SDO輸出端相連