Xilinx FPGA的功耗優(yōu)化設(shè)計(jì)

1、【W(wǎng)ord版本下載可任意編輯】 Xilinx FPGA的功耗優(yōu)化設(shè)計(jì) 對(duì)于FPGA來(lái)說(shuō)，設(shè)計(jì)人員可以充分利用其可編程能力以及相關(guān)的工具來(lái)準(zhǔn)確估算功耗，然后再通過(guò)優(yōu)化技術(shù)來(lái)使FPGA設(shè)計(jì)以及相應(yīng)的PCB板在功率方面效率更高。 靜態(tài)和動(dòng)態(tài)功耗及其變化 在90nm工藝時(shí)，電流泄漏問(wèn)題對(duì)ASIC和FPGA都變得相當(dāng)嚴(yán)重。在65nm工藝下，這一問(wèn)題更具挑戰(zhàn)性。為獲得更高的晶體管性能，必須降低閾值電壓，但同時(shí)也加大了電流泄漏。Xilinx公司在降低電流泄漏方面做了許多努力，盡管如此，源于泄漏的靜態(tài)功耗在差和典型工藝條件下的變化仍然有2:1。泄漏功耗受內(nèi)核電壓（VCCINT）的影響很大，大約與其立方成比例，

2、哪怕VCCINT僅上升5%，靜態(tài)功耗就會(huì)提高約15%。，泄漏電流還與結(jié)（或芯片）溫密切相關(guān)。 FPGA中靜態(tài)功耗的其它是工作電路的直流電流，但在很大程度上，這部分電流隨工藝和溫度的變化不大。例如I/O電源（如HSTL、SSTL和LVDS等I/O標(biāo)準(zhǔn)的端接電壓）以及LVDS等電流驅(qū)動(dòng)型I/O的直流電流。有些FPGA模擬模塊也帶來(lái)靜態(tài)功耗，但同樣與工藝和溫度的關(guān)系不大。例如，Xilinx FPGA中用來(lái)控制時(shí)鐘的數(shù)字時(shí)鐘管理器（DCM）；Xilinx Virtex-5 FPGA中的鎖相環(huán)（PLL）；以及Xilinx FPGA中用于輸入和輸出信息可編程延遲的單元IODELAY。 動(dòng)態(tài)功耗是指FPGA

3、內(nèi)核或I/O的開(kāi)關(guān)活動(dòng)引起的功耗。為計(jì)算動(dòng)態(tài)功耗，必須知道開(kāi)關(guān)晶體管和連線的數(shù)量、電容和開(kāi)關(guān)頻率。FPGA中，晶體管在金屬連線間實(shí)現(xiàn)邏輯和可編程互連。電容則包括晶體管寄生電容和金屬互連線電容。 動(dòng)態(tài)功率的公式：PDYNAMIC=nCV2f，其中，n=開(kāi)關(guān)結(jié)點(diǎn)的數(shù)量，C=電容，V=電壓擺幅，f=開(kāi)關(guān)頻率。 更緊湊的邏輯封裝（通過(guò)內(nèi)部FPGA架構(gòu)改變）可以減少開(kāi)關(guān)晶體管的數(shù)量。采用更小尺寸的晶體管可以縮短晶體管之間的連線長(zhǎng)度，從而降低動(dòng)態(tài)功率。因此，Virtex-5 FPGA中的65nm晶體管柵極電容更小、互連線長(zhǎng)度也更短。兩者結(jié)合起來(lái)可將結(jié)點(diǎn)的電容減小約15%至20%，這可進(jìn)一步降低動(dòng)態(tài)功率。

4、電壓對(duì)于動(dòng)態(tài)功率也有影響。從90nm轉(zhuǎn)向65nm工藝，僅僅通過(guò)將VCCINT從1.2V降至1V，Virtex-5 FPGA設(shè)計(jì)的動(dòng)態(tài)功率就降低了約30%。再加上構(gòu)造增強(qiáng)帶來(lái)的功率降低，總的動(dòng)態(tài)功耗比90nm技術(shù)時(shí)降低達(dá)40%至50%。 （注：動(dòng)態(tài)功率與VCCINT的平方成正比，但對(duì)于FPGA內(nèi)核來(lái)說(shuō)基本上與溫度和工藝無(wú)關(guān)。） 利用FPGA設(shè)計(jì)技術(shù)降低功耗 Xilinx公司提供了兩款功率分析工具。XPower Estimator (XPE)電子數(shù)據(jù)表工具可在設(shè)計(jì)人員使用物理實(shí)施工具前使用。在設(shè)計(jì)物理實(shí)施完成后，則可以采用第二款工具XPower Analyzer來(lái)檢查所做的改變對(duì)功耗的影響。 降低

5、功耗的一種方法就是為設(shè)計(jì)選擇適用的FPGA，然后利用其可編程能力進(jìn)一步優(yōu)化設(shè)計(jì)的功耗。正確的設(shè)計(jì)選擇會(huì)同時(shí)改善靜態(tài)和動(dòng)態(tài)功耗。 源于泄漏電流的靜態(tài)功率正比于邏輯資源的數(shù)量，也就是說(shuō)正比于構(gòu)造特定FPGA所使用的晶體管數(shù)量。因此，如果減少所使用的FPGA資源，采用更小的器件實(shí)現(xiàn)設(shè)計(jì)，那么就可以降低靜態(tài)功耗。 可以采用多種方法來(lái)降低設(shè)計(jì)的規(guī)模，基本的一種技巧就是邏輯功能分時(shí)。也就是說(shuō)，如果兩組電路完成一組線性功能，并且彼此完全相同，那么就可以只用一組電路但將速率提高一倍來(lái)完成同樣的功能。這樣需要的邏輯資源就減少了一半。 另一種縮小邏輯規(guī)模的方法是利用Xilinx FPGA的部分重配置功能，當(dāng)兩部分

6、電路不同時(shí)工作時(shí)，可以在某個(gè)時(shí)間段將某部分電路重新配置實(shí)現(xiàn)另一種電路功能。 同時(shí)，還可以將功能移動(dòng)到不太受限制的資源，例如，將狀態(tài)機(jī)轉(zhuǎn)移到BRAM、或者將計(jì)數(shù)器轉(zhuǎn)移到DSP48模塊、存放器轉(zhuǎn)移到移位存放器邏輯，以及將BRAM轉(zhuǎn)移到查找表RAM（LUTRAM）。同時(shí)還可以保證不要讓設(shè)計(jì)的時(shí)序太緊張，因?yàn)槟菢訒?huì)需要更多的邏輯和存放器。 此外，還應(yīng)當(dāng)充分發(fā)揮FPGA架構(gòu)中集成的硬IP塊（BRAM、DSP、FIFO、Ethernet MAC、PCI Express）的優(yōu)點(diǎn)。 降低靜態(tài)功率的另一個(gè)方法是仔細(xì)審查設(shè)計(jì)，防止冗余的直流消耗源。設(shè)計(jì)中經(jīng)常會(huì)使用到具有多余或隱藏DCM或PLL的模塊，這種情況可能

7、在模塊設(shè)計(jì)后忘記將多余的資源去除，或者在構(gòu)建下一代產(chǎn)品時(shí)使用了一些遺留代碼。將DCM或PLL抽象到設(shè)計(jì)的頂層，這樣模塊之間就可以共享資源，從而可進(jìn)一步減小設(shè)計(jì)的規(guī)模并降低直流功率。 更好地使用存儲(chǔ)器模塊也可幫助降低FPGA設(shè)計(jì)的動(dòng)態(tài)功耗，從而進(jìn)一步降低總體功耗。由于動(dòng)態(tài)功耗是容抗（面積或長(zhǎng)度）和頻率的函數(shù)，因此應(yīng)當(dāng)檢查設(shè)計(jì)中訪問(wèn)塊存儲(chǔ)器的方式并確定能夠?qū)θ菘购皖l率開(kāi)展優(yōu)化的區(qū)域。 Xilinx FPGA提供兩種類(lèi)型的存儲(chǔ)器陣列。18Kbit或36Kbit的BRAM是針對(duì)大存儲(chǔ)器模塊而優(yōu)化的。LUTRAM基于FPGA中的查找表，是針對(duì)細(xì)粒度存儲(chǔ)而優(yōu)化的。Xilinx Virtex-5 FPGA中

8、，LUTRAM的單位是64bit。 在這兩種類(lèi)型中，BRAM通常功耗要大一些。啟用后的BRAM靜態(tài)功率是其功耗的部分，跳變帶來(lái)的功耗居于第二位。設(shè)計(jì)人員可以采取一些步驟來(lái)優(yōu)化BRAM的功耗。例如，可以僅在讀或?qū)懼芷诓艈⒂肂RAM。對(duì)于較小的存儲(chǔ)器模塊可以使用LUTRAM來(lái)代替BRAM，將BRAM留給較大的存儲(chǔ)器模塊使用。此外，還可以嘗試將BRAM用于多個(gè)大型模塊。另一種技術(shù)是合理安排存儲(chǔ)器陣列來(lái)減少其占用的延遲面積、使性能化并盡量降低其功耗。圖1左側(cè)給出了一個(gè)針對(duì)速度和面積而優(yōu)化的2K x 36bit存儲(chǔ)陣列。 我們利用四個(gè)2K x 9bit模塊并行構(gòu)成這一存儲(chǔ)陣列，并在需要新值時(shí)啟用（Ena

9、ble）所有四個(gè)模塊。另一方法是采用四個(gè)512 x 36bit模塊來(lái)安排2K x 36bit，但利用低兩位地址解碼來(lái)選擇訪問(wèn)哪個(gè)512 x 36bit模塊。在后一種情況下，某個(gè)時(shí)間僅訪問(wèn)一個(gè)存儲(chǔ)器塊，功耗將比種方法降低75%。 圖1右側(cè)顯示的是Xilinx公司的塊存儲(chǔ)器生成器（Block Memory Generator），利用它可以生成任意大小的存儲(chǔ)器陣列并可以針對(duì)速度或功率對(duì)其開(kāi)展優(yōu)化。圖2則給出了具體應(yīng)用中的Xilinx Power Estimator，比較了在給定的使能速率下N個(gè)模塊同時(shí)啟動(dòng)與N/4模塊啟動(dòng)時(shí)的功耗情況。結(jié)果顯示動(dòng)態(tài)功率降低了75%。 圖1 速度和面積與功率優(yōu)化存儲(chǔ)器陣

10、列(左) 以及Xilinx Block Memory Generator與功率面積選擇(右) Xilinx工具可幫助選擇適合的存儲(chǔ)器陣列?？紤]某個(gè)設(shè)計(jì)中需要兩組存儲(chǔ)器區(qū)域。一種情況下需要運(yùn)行在300MHz的16組64 x 32bit存儲(chǔ)器構(gòu)造（總位數(shù)為32K），另一種情況下需要16組512 x 36bit 存儲(chǔ)器架構(gòu) (總位數(shù)為294K)。 看一下16組64 x 32bit存儲(chǔ)器構(gòu)造的功率比較，XPE工具顯示出小存儲(chǔ)器陣列用LUTRAM來(lái)實(shí)現(xiàn)，這樣比用BRAM節(jié)約85%的功耗（如圖3）。這是因?yàn)槿绻捎肂RAM的話，只能用16個(gè)18K位的模塊來(lái)實(shí)現(xiàn)16個(gè)極?。?4 x 32bit）的存儲(chǔ)器，有

11、很多空間被浪費(fèi)了。而第二種情況16組18K位陣列的功率比較，XPE顯示情況正好相反，應(yīng)當(dāng)采用大一些的存儲(chǔ)器陣列來(lái)實(shí)現(xiàn)（圖4）。這種情況下，采用BRAM比采用LUTRAM可以節(jié)約28%的功耗，這是因?yàn)槿绻捎肔UTRAM就需要啟用更多的小粒度對(duì)象并增加更多的互連。 Xilinx FPGA的時(shí)鐘門(mén)控功能 Xilinx FPGA的時(shí)鐘門(mén)控功能提供了一些非常有意思的用途。例如，可以利用BUFGMUX時(shí)鐘緩沖器將FPGA內(nèi)的某個(gè)全局時(shí)鐘關(guān)閉，或者動(dòng)態(tài)選擇較慢的時(shí)鐘。還可以使用BUFGCE時(shí)鐘緩沖器開(kāi)展按時(shí)鐘周期（cycle-by-cycle）的門(mén)控，與ASIC設(shè)計(jì)中使用的時(shí)鐘門(mén)控技術(shù)類(lèi)似。設(shè)計(jì)中可以同時(shí)

12、使用這兩種功能。 在某些設(shè)計(jì)中，一些模塊并非始終使用，但對(duì)于功耗影響卻很大，此時(shí)這些方法非常有用?？梢詴r(shí)鐘周期為根底或者按多個(gè)時(shí)鐘周期的組合開(kāi)啟或關(guān)閉可能有成千上萬(wàn)個(gè)負(fù)載的大型時(shí)鐘域。 圖2 XPE功率優(yōu)化陣列結(jié)果 圖3 利用塊RAM 或 LUTRAM實(shí)現(xiàn)小存儲(chǔ)器陣列的功率估算 圖4 利用LUTRAM和塊RAM實(shí)現(xiàn)大存儲(chǔ)器陣列的功率估算 在電路板降低功耗 PCB設(shè)計(jì)師、機(jī)械工程師和系統(tǒng)架構(gòu)師在電路板可以考慮通過(guò)幾個(gè)方面來(lái)降低FPGA的功耗，F(xiàn)PGA的內(nèi)核電壓和結(jié)溫對(duì)于功耗的不同方面都有很強(qiáng)的影響。 控制VCCINT內(nèi)核電壓是板級(jí)降低功耗的一種方法。源于泄漏的靜態(tài)功耗以及動(dòng)態(tài)功耗都高度依賴于FP

13、GA的內(nèi)核電壓。因此，減少泄漏的一種方法就是將內(nèi)核電壓設(shè)置在接近額定值（1V）的地方，而不是工作在Virtex-5電壓范圍的高端（1.05V = +5%）。 采用現(xiàn)代開(kāi)關(guān)穩(wěn)壓器，可以獲得1.5%的電壓穩(wěn)定度，而不是標(biāo)準(zhǔn)的5%規(guī)格。保持內(nèi)核電壓在1V（而不是值1.05V），可將泄漏導(dǎo)致的靜態(tài)功耗降低15%，同時(shí)動(dòng)態(tài)功耗降低10%。 降低FPGA結(jié)溫的一種簡(jiǎn)單明顯的方法是利用散熱更好的PCB或散熱器。然后，F(xiàn)PGA設(shè)計(jì)人員只要能夠降低功耗的改變都是值得鼓勵(lì)的。在結(jié)溫100左右時(shí)，15的溫度降低可以將源于泄漏導(dǎo)致的靜態(tài)功耗降低20%。 通過(guò)監(jiān)控FPGA中的溫度和電壓也可以降低功耗。Virtex-5

14、FPGA中包含了一個(gè)稱為System Monitor的模擬模塊，可以監(jiān)控外部和內(nèi)部模擬電壓以及芯片內(nèi)部溫度。System Monitor基于一個(gè)10位的A/D變換器，能夠在-40至+125范圍內(nèi)提供準(zhǔn)確可靠的測(cè)量結(jié)果。A/D變換器將片上傳感器的輸出數(shù)字化，可以利用它來(lái)監(jiān)控多達(dá)17路外部模擬輸入，從而監(jiān)控系統(tǒng)性能與外部環(huán)境。模塊內(nèi)包括了可配置的閾值和告警電平，并且可以在可配置的存放器內(nèi)存儲(chǔ)測(cè)量結(jié)果，因此可方便地接口到用戶邏輯或微處理器。 此外，I/O功率成為在功耗和性能平衡過(guò)程中需要考慮的另一重要因素，通過(guò)更為優(yōu)化的I/O選擇可以進(jìn)一步降低總體功耗。對(duì)于輸出來(lái)說(shuō)，驅(qū)動(dòng)力量的標(biāo)準(zhǔn)所消費(fèi)的功率也，因此功率隨輸出使能速率和跳變速率線性變化。然而，LVDS是個(gè)例外，因?yàn)樗捎昧霜?dú)立于跳變速率的基于固定電流源。對(duì)于輸入來(lái)說(shuō)，參考標(biāo)準(zhǔn)消費(fèi)功率也較大，因?yàn)樗鼈冃枰獙?shí)現(xiàn)差分接收器并且需要可選擇的內(nèi)部端接。兩者都需要消費(fèi)直流功率。 由于端接通常需要消費(fèi)大量功率，因此使用時(shí)需慎重考慮功率和性能的平衡。采用外部接口或不需要端接的方案會(huì)大大降低功耗。 總結(jié) Xilinx公司一直致力于在ISE套件工具中集成功率優(yōu)化技術(shù)，同時(shí)，還可以將ISE