企業(yè)管理EDA的發(fā)展過(guò)程

1、PAGE PAGE 6EDA的的發(fā)展過(guò)過(guò)程作為電子子設(shè)計(jì)技技術(shù)的核核心的EEDA技技術(shù)是指指以計(jì)算算機(jī)為工工作平臺(tái)臺(tái)研制成成的電子子CADD通用軟軟件包，融合了了計(jì)算機(jī)機(jī)技術(shù)、應(yīng)用電電子技術(shù)術(shù)、智能能化技術(shù)術(shù)的最新成成果。EEDA主主要能輔輔助進(jìn)行行IC設(shè)設(shè)計(jì)、PCBB設(shè)計(jì)和和電子電電路設(shè)計(jì)計(jì)這三方面面的設(shè)計(jì)計(jì)工作，已有330年的的發(fā)展歷歷程，大大致可分分為以下下三個(gè)階階段：CADD階段，CAEE階段和EDAA階段。起源于九九十年代代的電子子系統(tǒng)自自動(dòng)化技技術(shù)代表表了當(dāng)今今電子設(shè)設(shè)計(jì)技術(shù)術(shù)的最新新發(fā)展方方向，高高層次的的電子設(shè)設(shè)計(jì)方法法，它通過(guò)“自自頂向下下”的設(shè)設(shè)計(jì)方法法，對(duì)整整個(gè)系統(tǒng)統(tǒng)進(jìn)行

2、功功能劃分分。系統(tǒng)的的關(guān)鍵電電路通過(guò)過(guò)專用集成成電路實(shí)實(shí)現(xiàn)，然然后采用用HDLL完成系系統(tǒng)行為為級(jí)設(shè)計(jì)計(jì)，最后后通過(guò)綜綜合器和和適配器器生成最最終的目目標(biāo)器件件。下面面重點(diǎn)介介紹與EDAA基本特特征密切切相關(guān)的的4個(gè)概念念：1“自自頂向下下”的設(shè)設(shè)計(jì)方法法：上世紀(jì)的的最后一一個(gè)十年年開始前前，電子設(shè)設(shè)計(jì)人員員設(shè)計(jì)系系統(tǒng)的方方法主要要為選用用標(biāo)準(zhǔn)集集成電路路“自底底向上”地構(gòu)造造需要實(shí)實(shí)現(xiàn)的系系統(tǒng)，但但這種方方法在長(zhǎng)長(zhǎng)期的生生產(chǎn)實(shí)踐踐中被證證明是成成本高、效率低低和容易易出錯(cuò)的的。于是設(shè)計(jì)計(jì)人員開開始了新新的設(shè)計(jì)計(jì)方法的的探究，改為使使用“自頂向向下”的設(shè)計(jì)計(jì)方法。這種全全新的設(shè)設(shè)計(jì)方法法首先從

3、從系統(tǒng)設(shè)設(shè)計(jì)入手手，在系系統(tǒng)頂層層進(jìn)行功功能方框框圖的劃劃分（由于設(shè)設(shè)計(jì)的主主要仿真真和調(diào)試試過(guò)程是是在高層層次上完完成的，這既有有利于早早期發(fā)現(xiàn)現(xiàn)結(jié)構(gòu)設(shè)設(shè)計(jì)上的的錯(cuò)誤，避免設(shè)設(shè)計(jì)工作作的浪費(fèi)費(fèi)，又減減少了邏邏輯功能能仿真的的工作量量）。然后，設(shè)計(jì)人人員在方方框圖一一級(jí)進(jìn)行行仿真、糾錯(cuò)和用硬件件描述語(yǔ)語(yǔ)言對(duì)高高層次的的系統(tǒng)行行為進(jìn)行行描述，并進(jìn)行行系統(tǒng)一一級(jí)的進(jìn)行驗(yàn)驗(yàn)證。最最后，用用綜合優(yōu)優(yōu)化工具具生成具具體門電電路的網(wǎng)網(wǎng)絡(luò)表，并可通通過(guò)印刷刷電路板板或?qū)Ｓ糜眉呻婋娐愤M(jìn)行行硬件實(shí)實(shí)現(xiàn)。2采用用ASIIC芯片片進(jìn)行設(shè)設(shè)計(jì)：隨著設(shè)計(jì)計(jì)現(xiàn)代電電子產(chǎn)品品的復(fù)雜雜度日益益提高一一個(gè)電子子系統(tǒng)可可能需要

4、要包含成成千上萬(wàn)萬(wàn)個(gè)中小小規(guī)模集集成電路路，這就就帶來(lái)了了體積和和功耗的顯顯著增大大和系統(tǒng)統(tǒng)整體可可靠性的的降低。為了解解決這個(gè)個(gè)問(wèn)題設(shè)設(shè)計(jì)人員員研發(fā)了了通過(guò)AASICC芯片進(jìn)進(jìn)行設(shè)計(jì)計(jì)的方法法。ASICC芯片又又可分為為以下三三種：全定制AASICC：芯片上所所有晶體體管的幾幾何圖形形和工藝藝規(guī)則均均由設(shè)計(jì)計(jì)師定義義。設(shè)計(jì)計(jì)師將設(shè)設(shè)計(jì)結(jié)果果交由廠廠家進(jìn)行行掩模制制造并由由后者做做出產(chǎn)品品。通過(guò)過(guò)這種設(shè)設(shè)計(jì)方法法，芯片面面積利用用率高、低功耗耗的且速速度快，具有最最優(yōu)的性性能。但但由于需需要設(shè)計(jì)計(jì)師進(jìn)行行全局的的精密設(shè)設(shè)計(jì)和驗(yàn)驗(yàn)證，過(guò)過(guò)程難免免耗時(shí)且且費(fèi)錢。因?yàn)檫@這個(gè)原因因，全定定制ASSIC

5、只只在大批量量產(chǎn)品上上開發(fā)運(yùn)用用。半定制AASICC：半定定制ASSIC芯芯片的版版圖設(shè)計(jì)計(jì)通過(guò)犧牲牲芯片性性能來(lái)縮縮短開發(fā)發(fā)時(shí)間方方法。通通常包含含以下兩兩種方法法：門陣陣列設(shè)計(jì)計(jì)法和標(biāo)標(biāo)準(zhǔn)單元元設(shè)計(jì)法法。這兩種種方法約約束性的的設(shè)計(jì)方方法可以以很大程程度地簡(jiǎn)簡(jiǎn)化設(shè)計(jì)計(jì)?？删幊藺ASICC：可編程邏邏輯芯片片經(jīng)歷了了從PALL到FPGGA的發(fā)展階階段，最最大的特特點(diǎn)就是是設(shè)計(jì)人員完成成設(shè)計(jì)后后，自己己就可以以燒制出出需要的的芯片而而無(wú)須通過(guò)過(guò)IC廠家家進(jìn)行制制造，這使得開開發(fā)周期期得到了了相當(dāng)大大的縮短短。目前較為為領(lǐng)先的的CPLLD和FPGGA屬高高密度集集成度已已高達(dá)兩兩百萬(wàn)每門，屬于于

6、高密度度可編程程邏輯器器件，已成為為現(xiàn)代高高層次電電子設(shè)計(jì)計(jì)方法的的實(shí)現(xiàn)載載體。它兼具高高集成度和可編程程的優(yōu)點(diǎn)點(diǎn)，特別別適合于于產(chǎn)品的的快速先先期研制制和開發(fā)。3.硬件件描述語(yǔ)語(yǔ)言HDDL：在EDAA時(shí)代，設(shè)計(jì)師師通過(guò)HHDL軟軟件編程程的方式式來(lái)描述述電子系系統(tǒng)的邏邏輯功能能、電路路結(jié)構(gòu)和和連接形形式。作為一種種用于設(shè)設(shè)計(jì)硬件件電子系系統(tǒng)的計(jì)計(jì)算機(jī)語(yǔ)語(yǔ)言，HHDL與與傳統(tǒng)的的門級(jí)描描述方式式相比更更適合大大規(guī)模系系統(tǒng)的設(shè)設(shè)計(jì)。如如果要實(shí)實(shí)現(xiàn)一個(gè)個(gè)三十二二位的加加法器，利用VVHDLL語(yǔ)言實(shí)實(shí)現(xiàn)只需需要一行行“ ZZ = X Y ”。如果果使用圖圖形輸入入軟件進(jìn)進(jìn)行設(shè)計(jì)計(jì)卻需要要輸入多多至五

7、百百到一千千個(gè)邏輯門。且VHHDL語(yǔ)語(yǔ)言較之之有可讀讀性強(qiáng)，易于修修改和發(fā)發(fā)現(xiàn)錯(cuò)誤誤的優(yōu)點(diǎn)點(diǎn)。早期的硬硬件描述述語(yǔ)言由由不同的的EDAA廠商開開發(fā)，互不兼兼容且不不支持多多層次設(shè)設(shè)計(jì)。層次間間翻譯工工作通過(guò)過(guò)人工實(shí)現(xiàn)現(xiàn)，這顯顯然給電電子系統(tǒng)統(tǒng)設(shè)計(jì)的的發(fā)展造造成了很很大的阻阻礙。為為了克服服以上不不足，119855年美國(guó)國(guó)國(guó)防部部正式推推出了高高速集成成電路硬硬件描述述語(yǔ)言VVHDLL.該語(yǔ)語(yǔ)言在119877年被IEEEE采納納為硬件件描述語(yǔ)語(yǔ)言標(biāo)準(zhǔn)準(zhǔn)。作為一種種全方位位的硬件件描述語(yǔ)語(yǔ)言，VVHDLL包括系系統(tǒng)行為為級(jí)、寄寄存器傳傳輸級(jí)和和邏輯門門級(jí)多個(gè)個(gè)設(shè)計(jì)層層次,支支持結(jié)構(gòu)構(gòu)、數(shù)據(jù)據(jù)流和行

8、行為三種種描述形形式的混混合描述述。因此VVHDLL幾乎覆覆蓋了以以往各種種硬件描描述語(yǔ)言言的功能能，整個(gè)個(gè)自頂向向下或自自底向上上的電路路設(shè)計(jì)過(guò)過(guò)程都可可以用VVHDLL來(lái)完成成。不僅如此此，VHHDL還還具有以以下優(yōu)點(diǎn)點(diǎn)：具有有寬范圍圍描述能能力，將設(shè)計(jì)計(jì)人員的的工作重重心提高高到了系系統(tǒng)功能能的實(shí)現(xiàn)現(xiàn)與調(diào)試試，而花花較少的的精力于于物理實(shí)實(shí)現(xiàn)；可以用用簡(jiǎn)潔明明確的代代碼描述述來(lái)進(jìn)行行復(fù)雜控控制邏輯輯的設(shè)計(jì)計(jì)，而且且也便于于設(shè)計(jì)結(jié)結(jié)果的交交流、保保存和重重用；設(shè)計(jì)不不依賴于于特定的的器件，方便了了平臺(tái)的轉(zhuǎn)轉(zhuǎn)換；作作為一個(gè)個(gè)標(biāo)準(zhǔn)語(yǔ)語(yǔ)言，被被眾多的的EDAA廠商支支持，系系統(tǒng)移植植性好。4ED

9、DA系統(tǒng)統(tǒng)框架結(jié)結(jié)構(gòu)。目前主要要的EDDA系統(tǒng)統(tǒng)都建立立了自己己的框架架結(jié)構(gòu)，如DeesiggnFrrameeworrk和FallconnFraamewworkk，且這些些框架結(jié)結(jié)構(gòu)都遵遵守國(guó)際際統(tǒng)一技技術(shù)標(biāo)準(zhǔn)準(zhǔn)。EDDA系統(tǒng)統(tǒng)框架結(jié)結(jié)構(gòu)是一一套配置置和使用用EDAA軟件包包的規(guī)范范，可以以將來(lái)自自不同EEDA廠廠商的工工具軟件件進(jìn)行優(yōu)優(yōu)化組合合，集成成在一個(gè)個(gè)易于管管理的統(tǒng)統(tǒng)一的環(huán)環(huán)境之下下。通過(guò)過(guò)對(duì)任務(wù)務(wù)和設(shè)計(jì)師師之間在在整個(gè)產(chǎn)產(chǎn)品開發(fā)發(fā)過(guò)程中中的信息息進(jìn)行傳輸輸與共享享，EDDA系統(tǒng)統(tǒng)框架結(jié)結(jié)構(gòu)促進(jìn)進(jìn)了工程程自頂向向下的設(shè)計(jì)方方法。電子設(shè)計(jì)計(jì)自動(dòng)化化技術(shù)的的每一次次進(jìn)步,都引起起了設(shè)計(jì)計(jì)

10、層次上上的飛躍躍。下面面主要介紹紹電路級(jí)級(jí)設(shè)計(jì)和和系統(tǒng)級(jí)級(jí)設(shè)計(jì)：電路級(jí)設(shè)設(shè)計(jì)：設(shè)計(jì)師接接受系統(tǒng)統(tǒng)設(shè)計(jì)任任務(wù)后首首先需要要確定設(shè)設(shè)計(jì)方案案并選擇擇能實(shí)現(xiàn)現(xiàn)該方案案的合適適元器件件。在選選定原件件后需要要根據(jù)具具體的元元器件設(shè)設(shè)計(jì)電路路原理圖圖。然后可以以開始進(jìn)進(jìn)行包括括數(shù)字電電路的邏邏輯模擬擬、故障障分析、模擬電電路的交交直流分分析、瞬瞬態(tài)分析析在內(nèi)的的第一次次仿真。在進(jìn)行行系統(tǒng)仿仿真時(shí)，必須要要有元件件模型庫(kù)庫(kù)的支持持，計(jì)算算機(jī)上模模擬的輸輸入輸出出波形代代替了實(shí)實(shí)際電路路調(diào)試中中的信號(hào)號(hào)源和示示波器。這一次次仿真可可以檢驗(yàn)驗(yàn)設(shè)計(jì)方方案在功功能方面面的正確確性。第一次仿仿真之后后，在制制作PC

11、CB板之之前還可可以進(jìn)行行PCBB后分析析。其中包包括熱分分析、噪噪聲及竄竄擾分析析、電磁磁兼容分分析、可可靠性分分析等。軟件可可將分析析后的結(jié)結(jié)果參數(shù)數(shù)反標(biāo)回回電路圖圖，進(jìn)行行第二次次仿真。這次仿仿真主要要是用于于檢驗(yàn)PCCB的可可行性。通過(guò)仿真真，電路路級(jí)的EEDA技技術(shù)可以以使電子子工程師師在實(shí)際際的電子子系統(tǒng)產(chǎn)產(chǎn)生前就就可以全全面地了了解系統(tǒng)統(tǒng)的功能能特性和和物理特特性。因因此可以以縮短開開發(fā)時(shí)間間、降低低開發(fā)成成本，將將開發(fā)風(fēng)風(fēng)險(xiǎn)消滅滅在設(shè)計(jì)計(jì)階段。系統(tǒng)級(jí)設(shè)設(shè)計(jì)：近二十年年來(lái)電子子信息類類產(chǎn)品的的開發(fā)明明顯呈現(xiàn)現(xiàn)復(fù)雜程程度提高高和上市時(shí)時(shí)限緊迫迫的特點(diǎn)點(diǎn)。但電路級(jí)級(jí)設(shè)計(jì)本本質(zhì)上是是基

12、于門門級(jí)描述述的單層層次設(shè)計(jì)計(jì)，設(shè)計(jì)計(jì)師的所有有工作都都是在基基本邏輯輯門這一一層次上上進(jìn)行。這種設(shè)設(shè)計(jì)方法法不能適適應(yīng)新的的形勢(shì)，因此，系統(tǒng)級(jí)級(jí)設(shè)計(jì)方方法作為為一種高高層次的的電子設(shè)設(shè)計(jì)方法法應(yīng)運(yùn)而而生。高高層次設(shè)設(shè)計(jì)是一一種“概概念驅(qū)動(dòng)動(dòng)式”設(shè)設(shè)計(jì)。它它允許設(shè)設(shè)計(jì)人員員針對(duì)設(shè)設(shè)計(jì)目標(biāo)標(biāo)進(jìn)行功功能描述述而無(wú)須通通過(guò)門級(jí)級(jí)原理圖圖描述電電路。這無(wú)疑使使得設(shè)計(jì)計(jì)人員擺擺脫了電電路細(xì)節(jié)節(jié)的束縛縛，可以以更好地地以把精精力集中中于創(chuàng)造造性的方方案與概概念的構(gòu)構(gòu)思上。一旦這這些概念念構(gòu)思以以高層次次描述的的形式輸輸入計(jì)算算機(jī)，EEDA系系統(tǒng)就能能以規(guī)則則驅(qū)動(dòng)的的方式自自動(dòng)完成成整個(gè)設(shè)設(shè)計(jì)。這這樣新的的概念就就能迅速速有效地地成為產(chǎn)產(chǎn)品，從從而大大大縮短產(chǎn)產(chǎn)品的研研制周期期，提高高研發(fā)效效率。而且，由由于高層層次設(shè)計(jì)計(jì)不涉及及實(shí)現(xiàn)工工藝而只是定定義系統(tǒng)統(tǒng)的行為為特性，因此，還可以以在廠家家綜合庫(kù)庫(kù)的支持持下利用用綜合優(yōu)優(yōu)化工具具將高層層次描述述轉(zhuǎn)換成成針對(duì)某某種工藝藝優(yōu)化