不是第三章IC工藝(0)課件

1、不是第三章IC工藝(0)不是第三章IC工藝(0) 50m100 m頭發(fā)絲粗細(xì) 30m1m 1m(晶體管的大小)3050m(皮膚細(xì)胞的大小)90年代生產(chǎn)的集成電路中晶體管大小與人類頭發(fā)絲粗細(xì)、皮膚細(xì)胞大小的比較 1m 1m3050m90年代芯片制造過程由氧化、淀積、離子注入或蒸發(fā)形成新的薄膜或膜層曝 光刻 蝕硅片測試和封裝用掩膜版重復(fù)20-30次芯片制造過程由氧化、淀積、離子注入或蒸發(fā)形成新的薄膜或膜層不是第三章IC工藝(0)第3章 IC制造工藝3.2.1 外延生長 3.2.2 掩膜制作 3.2.3 光刻 3.2.4 刻蝕3.2.5 摻雜 3.2.6 絕緣層形成3.2.7 金屬層形成第3章 IC

2、制造工藝3.2.1 外延生長 3.集成電路制造工藝圖形轉(zhuǎn)換：將設(shè)計在掩膜版(類似于照相底片)上的圖形轉(zhuǎn)移到半導(dǎo)體單晶片上摻雜：根據(jù)設(shè)計的需要，將各種雜質(zhì)摻雜在需要的位置上，形成晶體管、接觸等制膜：制作各種材料的薄膜集成電路制造工藝圖形轉(zhuǎn)換：將設(shè)計在掩膜版(類似于照相底片)上多晶硅放入坩堝內(nèi)加熱到 1440熔化。為了防止硅在高溫下被氧化，坩堝內(nèi)被抽成真空并注入惰性氣體氬氣。之后用純度 99.7% 的鎢絲懸掛“硅籽晶”探入熔融硅中，以 220轉(zhuǎn)/分鐘的轉(zhuǎn)速及 310毫米/分鐘的速率從熔液中將單晶硅棒緩慢拉出。這樣就會得到一根純度極高的單硅晶棒，理論上最大直徑可達(dá)45厘米，最大長度為3米。多晶硅放入

3、坩堝內(nèi)加熱到 1440熔化。為了防止硅在高溫下被3.2 集成電路加工過程簡介硅片制備（切、磨、拋）*圓片（Wafer）尺寸與襯底厚度：2 0.4mm 3 0.4mm 5 0.625mm 4 0.525mm 6 0.75mm 硅片的大部分用于機(jī)械支撐。3.2 集成電路加工過程簡介Process Flow of Annealed WaferCrystalGrowthSlicingGraphite HeaterSi MeltSi CrystalPolishingWaferingHigh Temp.AnnealingFurnaceAnnealed WaferDefect FreeSurface byA

4、nnealing(Surface Improvement）Surface DefectMapPolished Wafer晶圓退火工藝流程晶體生長晶圓制作硅晶體熔硅切片拋光拋光片高溫退火退火后的晶圓退火爐（改善表面）利用退火消除缺陷石墨加熱器Process Flow of Annealed Wafer3.2.1 外延生長(Epitaxy)外延生長的目的半導(dǎo)體工藝流程中的基片是拋光過的晶圓基片,直經(jīng)在50到200mm(2-8英寸)之間,厚度約幾百微米。盡管有些器件和IC可以直接做在未外延的基片上,但大多數(shù)器件和IC都做在經(jīng)過外延生長的襯底上。原因是未外延過的基片性能常常不能滿足要求。外延的目的是在

5、襯底材料上形成具有不同的摻雜種類及濃度,因而具有不同性能的單晶材料?？煞譃橥|(zhì)外延和異質(zhì)外延。不同的外延工藝可制出不同的材料系統(tǒng)。3.2.1 外延生長(Epitaxy)外延生長的目的化學(xué)汽相淀積(CVD)化學(xué)汽相淀積(Chemical Vapor Deposition)：通過氣態(tài)物質(zhì)的化學(xué)反應(yīng)在襯底上淀積一層薄膜材料的過程CVD技術(shù)特點(diǎn)：具有淀積溫度低、薄膜成分和厚度易于控制、均勻性和重復(fù)性好、臺階覆蓋優(yōu)良、適用范圍廣、設(shè)備簡單等一系列優(yōu)點(diǎn)CVD方法幾乎可以淀積集成電路工藝中所需要的各種薄膜，例如摻雜或不摻雜的SiO2、多晶硅、非晶硅、氮化硅、金屬(鎢、鉬)等化學(xué)汽相淀積(CVD)化學(xué)汽相淀積

6、(Chemical Vap化學(xué)汽相淀積(CVD)常壓化學(xué)汽相淀積(APCVD)低壓化學(xué)汽相淀積(LPCVD)等離子增強(qiáng)化學(xué)汽相淀積(PECVD)化學(xué)汽相淀積(CVD)常壓化學(xué)汽相淀積(APCVD)Si基片的鹵素生長外延在一個反應(yīng)爐內(nèi)的SiCl4/H2系統(tǒng)中實(shí)現(xiàn)：在水平的外延生長爐中，Si基片放在石英管中的石墨板上，SiCl4，H2及氣態(tài)雜質(zhì)原子通過反應(yīng)管。在外延過程中，石墨板被石英管周圍的射頻線圈加熱到1500-2000度，在高溫作用下，發(fā)生SiCl4+2H2Si+4HCl 的反應(yīng)，釋放出的Si原子在基片表面形成單晶硅。Si基片的鹵素生長外延在一個反應(yīng)爐內(nèi)的SiCl4/H2系統(tǒng)中化學(xué)汽相淀積(

7、CVD)二氧化硅二氧化硅的化學(xué)汽相淀積：可以作為金屬化時的介質(zhì)層，而且還可以作為離子注入或擴(kuò)散的掩蔽膜，甚至還可以將摻磷、硼或砷的氧化物用作擴(kuò)散源 低溫CVD氧化層：低于500中等溫度淀積：500800高溫淀積：900左右化學(xué)汽相淀積(CVD)二氧化硅二氧化硅的化學(xué)汽相淀積：可化學(xué)汽相淀積(CVD)多晶硅多晶硅的化學(xué)汽相淀積：利用多晶硅替代金屬鋁作為MOS器件的柵極是MOS集成電路技術(shù)的重大突破之一，它比利用金屬鋁作為柵極的MOS器件性能得到很大提高，而且采用多晶硅柵技術(shù)可以實(shí)現(xiàn)源漏區(qū)自對準(zhǔn)離子注入，使MOS集成電路的集成度得到很大提高。氮化硅的化學(xué)汽相淀積：中等溫度(780820)的LPCV

8、D或低溫(300) PECVD方法淀積化學(xué)汽相淀積(CVD)多晶硅多晶硅的化學(xué)汽相淀積：利用多物理氣相淀積(PVD)金屬蒸發(fā)：在真空系統(tǒng)中，金屬原子獲得足夠的能量后便可以脫離金屬表面的束縛成為蒸汽原子，淀積在晶片上。按照能量來源的不同，有燈絲加熱蒸發(fā)和電子束蒸發(fā)兩種濺射：真空系統(tǒng)中充入惰性氣體，在高壓電場作用下，氣體放電形成的離子被強(qiáng)電場加速，轟擊靶材料，使靶原子逸出并被濺射到晶片上物理氣相淀積(PVD)金屬蒸發(fā)：在真空系統(tǒng)中，金屬原子獲蒸發(fā)原理圖蒸發(fā)原理圖金屬有機(jī)物化學(xué)氣相沉積（MOCVD: MetalOrganic Chemical Vapor Deposition）III-V材料的MOC

9、VD中，所需要生長的III，V族元素的源材料以氣體混和物的形式進(jìn)入反應(yīng)爐中已加熱的生長區(qū)里，在那里進(jìn)行熱分解與沉淀反應(yīng)。MOCVD與其它CVD不同之處在于它是一種冷壁工藝，只要將襯底控制到一定溫度就行了。GaAs采用MOCVD同質(zhì)外延技術(shù)進(jìn)行生長（襯底溫度600800），GaN采用異質(zhì)外延技術(shù)（襯底溫度9001200 ）金屬有機(jī)物化學(xué)氣相沉積（MOCVD: MetalOrganiAixtron 2400G3HT MOCVD系統(tǒng)Aixtron 2400G3HT MOCVD系統(tǒng)分子束外延生長 (MBE: Molecular Beam Epitaxy)MBE在超真空中進(jìn)行，基本工藝流程包含產(chǎn)生轟擊襯

10、底上生長區(qū)的III，V族元素的分子束等。MBE幾乎可以在GaAs基片上生長無限多的外延層。這種技術(shù)可以控制GaAs，AlGaAs或InGaAs上的生長過程，還可以控制摻雜的深度和精度達(dá)納米極。經(jīng)過MBE法，襯底在垂直方向上的結(jié)構(gòu)變化具有特殊的物理屬性。MBE的不足之處在于產(chǎn)量低。分子束外延生長 (MBE: Molecular Beam 英國VG Semicom公司型號為V80S-Si的MBE設(shè)備關(guān)鍵部分照片 英國VG Semicom公司型號為V80S-Si的MBE設(shè)備3.2 掩膜(Mask)的制版工藝1. 掩膜制造從物理上講,任何半導(dǎo)體器件及IC者是一系列互相聯(lián)系的基本單元的組合,如導(dǎo)體,半導(dǎo)

11、體及在基片上不同層上形成的不同尺寸的隔離材料等.要制作出這些結(jié)構(gòu)需要一套掩膜。一個光學(xué)掩膜通常是一塊涂著特定圖案鉻薄層的石英玻璃片，一層掩模對應(yīng)一塊IC的一個工藝層。工藝流程中需要的一套掩膜必須在工藝流程開始之前制作出來。制作這套掩膜的數(shù)據(jù)來自電路設(shè)計工程師給出的版圖。3.2 掩膜(Mask)的制版工藝1. 掩膜制造什么是掩膜？掩膜是用石英玻璃做成的均勻平坦的薄片，表面上涂一層600800厚的Cr層，使其表面光潔度更高。稱之為鉻板，Cr mask。什么是掩膜？掩膜是用石英玻璃做成的均勻平坦的薄片，表面上涂一 整版及單片版掩膜整版按統(tǒng)一的放大率印制，因此稱為1X掩膜。這種掩膜在一次曝光中，對應(yīng)著

12、一個芯片陣列的所有電路的圖形都被映射到基片的光刻膠上。單片版通常把實(shí)際電路放大5或10倍，故稱作5X或10X掩膜。這樣的掩膜上的圖案僅對應(yīng)著基片上芯片陣列中的一個單元。上面的圖案可通過步進(jìn)曝光機(jī)映射到整個基片上。 整版及單片版掩膜整版按統(tǒng)一的放大率印制，因此稱為1X掩膜。早期掩膜制作方法：人們先把版圖(layout)分層畫在紙上, 每一層mask一種圖案. 畫得很大, 5050 cm2 或100100cm2, 貼在墻上, 用照相機(jī)拍照. 然后縮小1020倍, 變?yōu)?52.5x2.5 cm2 或101055 cm2的精細(xì)底片. 這叫初縮.將初縮版裝入步進(jìn)重復(fù)照相機(jī), 進(jìn)一步縮小到22 cm2或3

13、.53.5 cm2, 一步一幅印到鉻(Cr)板上, 形成一個陣列.早期掩膜制作方法：人們先把版圖(layout)分層畫在紙上,IC、Mask & Wafer圖3.3IC、Mask & Wafer圖3.3整版和接觸式曝光在這種方法中, 掩膜和晶圓是一樣大小的. 對應(yīng)于3”8”晶圓, 需要3”8”掩膜. 不過晶圓是圓的, 掩膜是方的這樣制作的掩膜圖案失真較大, 因?yàn)榘鎴D畫在紙上, 熱脹冷縮, 受潮起皺, 鋪不平等初縮時, 照相機(jī)有失真步進(jìn)重復(fù)照相, 同樣有失真從mask到晶圓上成像, 還有失真.整版和接觸式曝光在這種方法中, 掩膜和晶圓是一樣大小的. 對2. 圖案發(fā)生器方法：(PG: Patter

14、n Generator)在PG法中, 規(guī)定layout的基本圖形為矩形. 任何版圖都將分解成一系列各種大小、不同位置和方向的矩形條的組合. 每個矩形條用5個參數(shù)進(jìn)行描述:(X, Y, A, W, H)圖 3.42. 圖案發(fā)生器方法：(PG: Pattern Gener圖案發(fā)生器方法(續(xù))利用這些數(shù)據(jù)控制下圖所示的一套制版裝置。圖 3.5圖案發(fā)生器方法(續(xù))利用這些數(shù)據(jù)控制下圖所示的一套制版裝置。3. X射線制版 由于X射線具有較短的波長。它可用來制作更高分辨率的掩膜版。X-ray掩膜版的襯底材料與光學(xué)版不同，要求對X射線透明，而不是可見光或紫外線，它們常為Si或Si的碳化物。而Au的沉淀薄層可

15、使得掩膜版對X射線不透明。X射線可提高分辨率，但問題是要想控制好掩膜版上每一小塊區(qū)域的扭曲度是很困難的。3. X射線制版 由于X射線具有較短的波長。它可用來制作4. 電子束掃描法(E-Beam Scanning)采用電子束對抗蝕劑進(jìn)行曝光，由于高速的電子具有較小的波長。分辨率極高。先進(jìn)的電子束掃描裝置精度50nm，這意味著電子束的步進(jìn)距離為50nm，轟擊點(diǎn)的大小也為50nm4. 電子束掃描法(E-Beam Scanning)采用電子電子束光刻裝置: LEICA EBPG5000+電子束光刻裝置: LEICA EBPG5000+電子束制版三部曲：1) 涂抗蝕劑,抗蝕劑采用PMMA.2) 電子束曝

16、光,曝光可用精密掃描儀，電子束制版的一個重要參數(shù)是電子束的亮度，或電子的劑量。3) 顯影: 用二甲苯。二甲苯是一種較柔和的有弱極性的顯影劑，顯像速率大約是MIBK/IPA的1/8，用IPA清洗可停止顯像過程。電子束制版三部曲：1) 涂抗蝕劑,抗蝕劑采用PMMA.電子束掃描法(續(xù))電子束掃描裝置的用途:制造掩膜和直寫光刻。電子束制版的優(yōu)點(diǎn)：高精度電子束制版的缺點(diǎn)：設(shè)備昂貴制版費(fèi)用高電子束掃描法(續(xù))電子束掃描裝置的用途:3.2.3 光刻 (Lithography)在IC的制造過程中，光刻是多次應(yīng)用的重要工序。其作用是把掩膜上的圖型轉(zhuǎn)換成晶圓上的器件結(jié)構(gòu)。3.2.3 光刻 (Lithography

17、)在IC的制造光刻步驟一、晶圓涂光刻膠：清洗晶圓，在200C溫度下烘干1小時。目的是防止水汽引起光刻膠薄膜出現(xiàn)缺陷。待晶圓冷卻下來，立即涂光刻膠。 正膠：分辨率高，在超大規(guī)模集成電路工藝中，一般只采用正膠 負(fù)膠：分辨率差，適于加工線寬3m的線條 光刻膠對大部分可見光靈敏，對黃光不靈敏，可在黃光下操作。再烘晶圓再烘，將溶劑蒸發(fā)掉，準(zhǔn)備曝光光刻步驟一、晶圓涂光刻膠：正性膠與負(fù)性膠光刻圖形的形成正性膠與負(fù)性膠光刻圖形的形成涂光刻膠的方法(見下圖)：光刻膠通過過濾器滴入晶圓中央，被真空吸盤吸牢的晶圓以2000 8000轉(zhuǎn)/分鐘的高速旋轉(zhuǎn)，從而使光刻膠均勻地涂在晶圓表面。涂光刻膠的方法(見下圖)：光刻膠

18、通過過濾器滴入晶圓中央，被真光刻步驟二、三、四二、曝光: 光源可以是可見光,紫外線, X射線和電子束。 光量，時間取決于光刻膠的型號，厚度和成像深度。三、顯影: 晶圓用真空吸盤吸牢，高速旋轉(zhuǎn)，將顯影液噴射到晶圓上。顯影后，用清潔液噴洗。四、烘干: 將顯影液和清潔液全部蒸發(fā)掉。光刻步驟二、三、四二、曝光: 光源可以是可見光,紫外線, X幾種常見的光刻方法接觸式光刻：分辨率較高，但是容易造成掩膜版和光刻膠膜的損傷。接近式曝光：在硅片和掩膜版之間有一個很小的間隙(1025m)，可以大大減小掩膜版的損傷，分辨率較低投影式曝光：利用透鏡或反射鏡將掩膜版上的圖形投影到襯底上的曝光方法，目前用的最多的曝光方

19、式幾種常見的光刻方法接觸式光刻1. 接觸式曝光方式中，把掩膜以0.05 0.3ATM 的壓力壓在涂光刻膠的晶圓上，曝光光源的波長在0.4m左右。接觸式光刻1. 接觸式曝光方式中，把掩膜以0.05 0.3曝光系統(tǒng)(下圖): 點(diǎn)光源產(chǎn)生的光經(jīng)凹面鏡反射得發(fā)散光束，再經(jīng)透鏡變成平行光束，經(jīng)45折射后投射到工作臺上。曝光系統(tǒng)(下圖): 點(diǎn)光源產(chǎn)生的光經(jīng)凹面鏡反射得發(fā)散光束，再掩膜和晶圓之間實(shí)現(xiàn)理想接觸的制約因素掩膜本身不平坦，晶圓表面有輕微凸凹，掩膜和晶圓之間有灰塵。 掩膜和晶圓每次接觸產(chǎn)生磨損，使掩膜可使用次數(shù)受到限制。掩膜和晶圓之間實(shí)現(xiàn)理想接觸的制約因素掩膜本身不平坦，非接觸式光刻 接近式 接近式

20、光刻系統(tǒng)中，掩膜和晶圓之間有2050m的間隙。這樣，磨損問題可以解決。但分辨率下降，當(dāng)時，無法工作。這是因?yàn)?，根?jù)惠更斯原理，如圖所示，小孔成像，出現(xiàn)繞射，圖形發(fā)生畸變。非接觸式光刻 接近式縮小投影曝光系統(tǒng)工作原理:水銀燈光源通過聚光鏡投射在掩膜上。掩膜比晶圓小，但比芯片大得多。在這個掩膜中，含有一個芯片或幾個芯片的圖案，稱之為母版。光束通過掩膜后，進(jìn)入一個縮小的透鏡組，把母版上的圖案，縮小510倍，在晶圓上成像?？s小投影曝光系統(tǒng)工作原理:縮小投影曝光系統(tǒng)(示意圖)縮小投影曝光系統(tǒng)(示意圖)縮小投影曝光系統(tǒng)的特點(diǎn)由于一次曝光只有一個母版上的內(nèi)容，也就是只有一個或幾個芯片，生產(chǎn)量不高。由于一次曝

21、光只有一個或幾個芯片，要使全部晶圓面積曝光，就得步進(jìn)。 步進(jìn)包括XY工作臺的分別以芯片長度和寬度為步長的移動和母版內(nèi)容的重復(fù)曝光。投影方式分辨率高，且基片與掩膜間距較大, 不存在掩膜磨損問題?？s小投影曝光系統(tǒng)的特點(diǎn)由于一次曝光只有一個母版上的內(nèi)容，也就 圖形刻蝕技術(shù) (Etching Technology) 雖然，光刻和刻蝕是兩個不同的加工工藝，但因?yàn)檫@兩個工藝只有連續(xù)進(jìn)行，才能完成真正意義上的圖形轉(zhuǎn)移。在工藝線上，這兩個工藝是放在同一工序，因此，有時也將這兩個工藝步驟統(tǒng)稱為光刻。 濕法刻蝕：利用液態(tài)化學(xué)試劑或溶液通過化學(xué)反應(yīng)進(jìn)行刻蝕的方法。干法刻蝕：主要指利用低壓放電產(chǎn)生的等離子體中的離子或

22、游離基(處于激發(fā)態(tài)的分子、原子及各種原子基團(tuán)等)與材料發(fā)生化學(xué)反應(yīng)或通過轟擊等物理作用而達(dá)到刻蝕的目的。 圖形刻蝕技術(shù) (Etching Technology濕法刻蝕首先要用適當(dāng)(包含有可以分解表面薄層的反應(yīng)物)的溶液浸潤刻蝕面，然后清除被分解的材料。如SiO2在室溫下可被HF酸刻蝕。濕法刻蝕:濕法化學(xué)刻蝕在半導(dǎo)體工藝中有著廣泛應(yīng)用：磨片、拋光、清洗、腐蝕優(yōu)點(diǎn)是選擇性好、重復(fù)性好、生產(chǎn)效率高、設(shè)備簡單、成本低缺點(diǎn)是鉆蝕嚴(yán)重、對圖形的控制性較差。濕法刻蝕首先要用適當(dāng)(包含有可以分解表面薄層的反應(yīng)物)的溶液干法刻蝕濺射與離子束刻蝕：通過高能惰性氣體離子的物理轟擊作用刻蝕，各向異性性好，但選擇性較差

23、等離子刻蝕(Plasma Etching)：利用放電產(chǎn)生的游離基與材料發(fā)生化學(xué)反應(yīng)，形成揮發(fā)物，實(shí)現(xiàn)刻蝕。選擇性好、對襯底損傷較小，但各向異性較差反應(yīng)離子刻蝕(Reactive Ion Etching，簡稱為RIE)：通過活性離子對襯底的物理轟擊和化學(xué)反應(yīng)雙重作用刻蝕。具有濺射刻蝕和等離子刻蝕兩者的優(yōu)點(diǎn)，同時兼有各向異性和選擇性好的優(yōu)點(diǎn)。目前，RIE已成為VLSI工藝中應(yīng)用最廣泛的主流刻蝕技術(shù)干法刻蝕濺射與離子束刻蝕：通過高能惰性氣體離子的物理轟擊作用干法刻蝕等離子體刻蝕,反應(yīng)離子刻蝕RIE RIE發(fā)生在反應(yīng)爐中，基片(晶圓)被放在一個已被用氮?dú)馇逑催^的托盤上，然后，托盤被送進(jìn)刻蝕室中，在那里

24、托盤被接在下方的電極上。刻蝕氣體通過左方的噴口進(jìn)入刻蝕室。RIE的基板是帶負(fù)電的。正離子受帶負(fù)電的基板吸引，最終以近乎垂直的方向射入晶體，從而使刻蝕具有良好的方向性。圖 3.12干法刻蝕等離子體刻蝕,反應(yīng)離子刻蝕RIE RIE發(fā)生在臺灣AST Cirie-200等離子體刻蝕設(shè)備臺灣AST Cirie-200等離子體刻蝕設(shè)備3.2.4 摻雜摻雜目的、原理和過程摻雜的目的是以形成特定導(dǎo)電能力的材料區(qū)域,包括N型或P型半導(dǎo)體層和絕緣層。是制作各種半導(dǎo)體器件和IC的基本工藝。經(jīng)過摻雜，原材料的部分原子被雜質(zhì)原子代替,材料的導(dǎo)電類型決定于雜質(zhì)的種類。摻雜可與外延生長同時進(jìn)行，也可在其后，例如，雙極性硅I

25、C的摻雜過程主要在外延之后，而大多數(shù)GaAs及InP器件和IC的摻雜與外延同時進(jìn)行。3.2.4 摻雜摻雜目的、原理和過程熱擴(kuò)散摻雜 熱擴(kuò)散是最早也是最簡單的摻雜工藝，主要用于Si工藝。 施主雜質(zhì)用P，As，Sb，受主雜質(zhì)可用B，Al。要減少少數(shù)載流子的壽命，也可摻雜少量的 一般要在很高的溫度(9501280)下進(jìn)行, 磷、硼、砷等在二氧化硅層中的擴(kuò)散系數(shù)均遠(yuǎn)小于在硅中的擴(kuò)散系數(shù)，可以利用氧化層作為雜質(zhì)擴(kuò)散的掩蔽層 擴(kuò)散過程中，溫度與時間是兩個關(guān)鍵參數(shù)。熱擴(kuò)散摻雜 熱擴(kuò)散是最早也是最簡單的摻雜工藝，主要用于Si工離子注入法 離子注入技術(shù)是20世紀(jì)50年代開始研究，70年代進(jìn)入工業(yè)應(yīng)用階段的。隨著

26、VLSI超精細(xì)加工技術(shù)的進(jìn)展，現(xiàn)已成為各種半導(dǎo)體攙雜和注入隔離的主流技術(shù)。離子注入法 離子注入技術(shù)是20世紀(jì)50年代開始研究，7 離子注入機(jī)包含離子源，分離單元，加速器，偏向系統(tǒng)，注入室等。離子注入機(jī)圖 3.8 離子注入機(jī)包含離子源，分離單元，加速器，偏向系統(tǒng)，注離子注入機(jī)工作原理首先把待攙雜物質(zhì)如B，P，As等離子化，利用質(zhì)量分離器(Mass Seperator)取出需要的雜質(zhì)離子。分離器中有磁體和屏蔽層。由于質(zhì)量，電量的不同，不需要的離子會被磁場分離，并且被屏蔽層吸收。通過加速管，離子被加速到一個特定的能級，如10500ke。通過四重透鏡，聚成離子束，在掃描系統(tǒng)的控制下，離子束轟擊在注入室

27、中的晶圓上。在晶圓上沒有被遮蓋的區(qū)域里，離子直接射入襯底材料的晶體中，注入的深度取決于離子的能量。最后一次偏轉(zhuǎn)(deflect)的作用是把中性分離出去faraday cup的作用是用來吸收雜散的電子和離子離子注入機(jī)工作原理首先把待攙雜物質(zhì)如B，P，As等離子化，注入法的優(yōu)缺點(diǎn)優(yōu)點(diǎn)：摻雜的過程可通過調(diào)整雜質(zhì)劑量及能量來精確的控制，雜質(zhì)分布的均勻。可進(jìn)行小劑量的摻雜?？蛇M(jìn)行極小深度的摻雜。較低的工藝溫度，故光刻膠可用作掩膜。可供摻雜的離子種類較多，離子注入法也可用于制作隔離島。在這種工藝中，器件表面的導(dǎo)電層被注入的離子（如+）破壞，形成了絕緣區(qū)。缺點(diǎn)：費(fèi)用高昂在大劑量注入時半導(dǎo)體晶格會被嚴(yán)重破壞并

28、很難恢復(fù)注入法的優(yōu)缺點(diǎn)優(yōu)點(diǎn)：退 火退火：也叫熱處理，集成電路工藝中所有的在氮?dú)獾炔换顫姎夥罩羞M(jìn)行的熱處理過程都可以稱為退火作用：激活雜質(zhì)：使不在晶格位置上的離子運(yùn)動到晶格位置，以便具有電活性，產(chǎn)生自由載流子，起到雜質(zhì)的作用消除注入引起的損傷退火方式：爐退火快速退火：脈沖激光法、掃描電子束、連續(xù)波激光、非相干寬帶頻光源(如鹵光燈、電弧燈、石墨加熱器、紅外設(shè)備等)退 火退火：也叫熱處理，集成電路工藝中所有的在氮?dú)獾炔?.6 絕緣層形成 在整個電子工程中，導(dǎo)體與絕緣體是互補(bǔ)而又相對的。在器件與IC工藝?yán)镆踩绱?。在制作器件時，必須同時制作器件之間，工作層及導(dǎo)線層之間的絕緣層。在MOS器件里，柵極與溝道

29、之間的絕緣更是必不可少的。 絕緣層與隔離島的另一些功能包括： 充當(dāng)離子注入及熱擴(kuò)散的掩膜作為生成器件表面的鈍化層，以保護(hù)器件不受外界影響。3.6 絕緣層形成 在整個電子工程中，導(dǎo)體與絕緣體是互補(bǔ)氧化硅的形成方法平面上的絕緣層可通過腐蝕和/或離子注入法制成。垂直方向上的不同層之間的絕緣可以使用絕緣層。絕緣層可用氧化及淀積法制成。在所有的Si工藝中，Si02被廣泛用于制作絕緣層，其原因在于Si02層可直接在Si表面用干法或濕法氧化制成Si02層可用作阻止離子注入及熱擴(kuò)散的掩模。SiO2是一種十分理想的電絕緣材料，它的化學(xué)性質(zhì)非常穩(wěn)定，室溫下它只與氫氟酸發(fā)生化學(xué)反應(yīng)。氧化硅的形成方法平面上的絕緣層可

30、通過腐蝕和/或離子注入法制成氧化硅層的主要作用在MOS電路中作為MOS器件的絕緣柵介質(zhì)，器件的組成部分?jǐn)U散時的掩蔽層，離子注入的(有時與光刻膠、Si3N4層一起使用)阻擋層作為集成電路的隔離介質(zhì)材料作為電容器的絕緣介質(zhì)材料作為多層金屬互連層之間的介質(zhì)材料作為對器件和電路進(jìn)行鈍化的鈍化層材料氧化硅層的主要作用在MOS電路中作為MOS器件的絕緣柵介質(zhì)，IC工藝3.3 BJT工藝3.4 MESFET工藝與HEMT工藝3.5 MOS工藝3.6 BiMOS工藝IC工藝3.3 BJT工藝1. 二極管 （PN結(jié)） 正方向反方向VI電路符號：+-有電流流過沒有電流流過對于硅二極管，正方向的電位差與流過的電流大

31、小無關(guān)，始終保持0.6V-0.7V雙極集成電路的基本元素P-SiN-Si+-1. 二極管 （PN結(jié)） 正方向反方向VI電路符號：+1. 二極管 （PN結(jié)） 雙極集成電路的基本元素np1. 二極管 （PN結(jié)） 雙極集成電路的基本元素np2. 雙極型 晶體管雙極集成電路的基本元素pnpB端E端C端ECBnpnB端E端C端CBENPNBECPNPBEC2. 雙極型 晶體管雙極集成電路的基本元素pnpB端E端C端CBENPNBEC?BECnpN+BECCBENPNBEC?BECnpN+BEC1.1.1 雙極集成電路中元件的隔離BECnpnBECnpnCBECBEEBEBC1.1.1 雙極集成電路中元件

32、的隔離BECnpnBECnBECpnBECpnnn雙極集成電路中元件的隔離介質(zhì)隔離PN隔離BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+SBECpnBECpnnn雙極集成電路中元件的隔離介質(zhì)隔離PN1.1.2 雙極集成電路元件的形成過程、結(jié)構(gòu)和寄生效應(yīng)BECpn+n-epin+P-SiP+P+S四層三結(jié)結(jié)構(gòu)的雙極晶體管發(fā)射區(qū)(N+型)基區(qū)(P型)集電區(qū)(N型外延層)襯底(P型)雙極集成電路元件斷面圖n+-BL1.1.2 雙極集成電路元件的形成過程、結(jié)構(gòu)和寄生效應(yīng)B雙極集成電路等效電路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS

33、(p)等效電路隱埋層作用：1. 減小寄生pnp管的影響 2. 減小集電極串聯(lián)電阻襯底接最低電位雙極集成電路等效電路CBEpn+n-epin+n+-BLP-典型PN結(jié)隔離雙極集成電路中元件的形成過程1:襯底選擇 確定襯底材料類型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si) 確定襯底材料電阻率10.cm 確定襯底材料晶向（111）偏離250典型PN結(jié)隔離雙極集成電路中元件的形成過程1:襯底選擇 確定典型PN結(jié)隔離雙極集成電路中元件的形成過程2:第一次光刻-N+隱埋層擴(kuò)散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL P-Si襯底N+隱埋層典型PN結(jié)隔離雙極

34、集成電路中元件的形成過程2:第一次光刻-具體步驟如下：1生長二氧化硅（濕法氧化）：Si(固體)+ 2H2O SiO2（固體）+2H2 Si-襯底 SiO2具體步驟如下：Si(固體)+ 2H2O SiO2（固體）2隱埋層光刻：涂膠腌膜對準(zhǔn)曝光光源顯影2隱埋層光刻：涂膠腌膜對準(zhǔn)曝光光源顯影As摻雜（離子注入）刻蝕（等離子體刻蝕）去膠N+去除氧化膜3N+摻雜：N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAs摻雜（離子注入）刻蝕（等離子體刻蝕）去膠N+去除氧化膜3P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN結(jié)隔離雙極集成電

35、路中元件的形成過程3:外延層主要設(shè)計參數(shù) 外延層的電阻率; 外延層的厚度Tepi;AATepi xjc+xmc +TBL-up+tepi-ox后道工序生成氧化層消耗的外延厚度基區(qū)擴(kuò)散結(jié)深TBL-uptepi-oxxmcxjc集電結(jié)耗盡區(qū)寬度隱埋層上推距離TTL電路：37m模擬電路：717mP-SiTepiCBEpn+n-epin+P-SiP+P+S典型PN結(jié)隔離雙極集成電路中元件的形成過程4:第二次光刻-P隔離擴(kuò)散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN結(jié)隔離雙極集成電路中元件的形成過程4:第二次光刻-典型PN結(jié)隔離雙極集成電路中元件的形成過

36、程5:第三次光刻-P型基區(qū)擴(kuò)散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN結(jié)隔離雙極集成電路中元件的形成過程5:第三次光刻-典型PN結(jié)隔離雙極集成電路中元件的形成過程6:第四次光刻-N+發(fā)射區(qū)擴(kuò)散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN結(jié)隔離雙極集成電路中元件的形成過程6:第四次光刻-典型PN結(jié)隔離雙極集成電路中元件的形成過程7:第五次光刻-引線孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN結(jié)隔離雙極集成電路中元件的形成過程7:第五次光刻-典型PN結(jié)隔離雙極集成電路中元件的形成過程8:鋁淀積典型PN結(jié)隔離雙極集成電路中元

37、件的形成過程8:鋁淀積典型PN結(jié)隔離雙極集成電路中元件的形成過程9:第六次光刻-反刻鋁典型PN結(jié)隔離雙極集成電路中元件的形成過程9:第六次光刻-雙極集成電路元件斷面圖BECpn+n-epin+P+P+SP-Sin+-BLBECSAAP+隔離擴(kuò)散P基區(qū)擴(kuò)散N+擴(kuò)散接觸孔鋁線隱埋層雙極集成電路元件斷面圖BECpn+n-epin+P+P+SPBECpn+n-epin+P+P+SP-Sin+-BL為了減小集電極串聯(lián)電阻,飽和壓降小，電阻率應(yīng)取小.為了減小結(jié)電容,擊穿電壓高，外延層下推小,電阻率應(yīng)取大;折中TTL電路：0.2.cm模擬電路：0.55.cmBECpn+n-epin+P+P+SP-Sin+-

38、BL為了減CBECSP+隔離擴(kuò)散P基區(qū)擴(kuò)散N+擴(kuò)散接觸孔鋁線隱埋層AABBCC作業(yè): 1. 畫出NPN晶體管的版圖，并標(biāo)注各區(qū)域的摻雜類型（直接在圖上標(biāo)）,寫出實(shí)現(xiàn)該NPN晶體管至少需要多少次光刻以及每次光刻的目的。2. 畫出下圖示例在A-A,B-B C-C處的斷面圖。CBECSP+隔離擴(kuò)散P基區(qū)擴(kuò)散N+擴(kuò)散接觸孔鋁線隱埋層AA3.名詞解釋：隱埋層、寄生晶體管、電隔 離(集成電路中)、介質(zhì)隔離、PN結(jié)隔離3.名詞解釋：隱埋層、寄生晶體管、電隔 離(集成電路2.1 概述2.1 概述上表英文縮寫詞解釋如下：D：Diode，二極管LD：Laser Diode，激光二極管PD：Photo-Detect

39、orDiode，光電探測器二極管BJT：Bipolar Junction Transistor，雙極型三極管HBT：Hetero-juntion Bipolar Transistor, 異質(zhì)結(jié)雙極型三極管MESFET：Metal-Semiconductor Field-Effect Transistor，金屬半導(dǎo)體場效應(yīng)晶體管HEMT：High Electron Mobility Transistor，高電子遷移率晶體管TTL: Transistor-Transistor-Logic，晶體管-晶體管邏輯ECL：Emitter-Coupled-Logic，射極耦合邏輯CML：Current-Mo

40、de-Logic，電流模邏輯SCL：Source-Coupled-Logic，源極耦合邏輯上表英文縮寫詞解釋如下： 幾種IC工藝速度功耗區(qū)位圖TTL 幾種IC工藝速度功耗區(qū)位圖TTL2.2 BJT工藝結(jié)構(gòu)特點(diǎn):（1）發(fā)射區(qū)的摻雜濃度集電區(qū)摻雜濃度。 （2）基區(qū)要制造得很薄且濃度很低。NPN型PNP型符號:-NNP發(fā)射區(qū)集電區(qū)基區(qū)發(fā)射結(jié)集電結(jié)ecb發(fā)射極集電極基極-PPN發(fā)射區(qū)集電區(qū)基區(qū)發(fā)射結(jié)集電結(jié)ecb發(fā)射極集電極基極概述2.2 BJT工藝結(jié)構(gòu)特點(diǎn):（1）發(fā)射區(qū)的摻雜濃度集電早期的雙極性硅工藝：NPN三極管工序少基區(qū)體電阻較大集電極串聯(lián)電阻較大集電極寄生電容較大早期的雙極性硅工藝：NPN三極管

41、工序少集電極串聯(lián)電阻較大先進(jìn)的雙極性硅工藝：NPN三極管先進(jìn)的雙極性硅工藝：NPN三極管制作埋層初始氧化，熱生長厚度約為5001000nm的氧化層光刻1#版(埋層版)，利用反應(yīng)離子刻蝕技術(shù)將光刻窗口中的氧化層刻蝕掉，并去掉光刻膠進(jìn)行大劑量As+注入并退火，形成n+埋層BJT制作步驟：制作埋層BJT制作步驟：生長n型外延層利用HF腐蝕掉硅片表面的氧化層將硅片放入外延爐中進(jìn)行外延，外延層的厚度和摻雜濃度一般由器件的用途決定生長n型外延層形成橫向氧化物隔離區(qū)熱生長一層薄氧化層，厚度約50nm淀積一層氮化硅，厚度約100nm光刻2#版(場區(qū)隔離版)形成橫向氧化物隔離區(qū)形成橫向氧化物隔離區(qū)利用反應(yīng)離子刻

42、蝕技術(shù)將光刻窗口中的氮化硅層-氧化層以及一半的外延硅層刻蝕掉進(jìn)行硼離子注入形成橫向氧化物隔離區(qū)形成橫向氧化物隔離區(qū)去掉光刻膠，把硅片放入氧化爐氧化，形成厚的場氧化層隔離區(qū)去掉氮化硅層形成橫向氧化物隔離區(qū)形成基區(qū)光刻3#版(基區(qū)版)，利用光刻膠將收集區(qū)遮擋住，暴露出基區(qū)基區(qū)離子注入硼形成基區(qū)形成接觸孔：光刻4#版(基區(qū)接觸孔版)進(jìn)行大劑量硼離子注入刻蝕掉接觸孔中的氧化層形成接觸孔：形成發(fā)射區(qū)光刻5#版(發(fā)射區(qū)版)，利用光刻膠將基極接觸孔保護(hù)起來，暴露出發(fā)射極和集電極接觸孔進(jìn)行低能量、高劑量的砷離子注入，形成發(fā)射區(qū)和集電區(qū)形成發(fā)射區(qū)金屬化沉積絕緣層光刻6#版(引線孔版)，形成接觸孔淀積金屬，一般是

43、鋁或Al-Si、Pt-Si合金等光刻7#版(連線版)，形成金屬互連線合金 使Al與接觸孔中的硅形成良好的歐姆接觸，一般是在450、N2-H2氣氛下處理2030分鐘形成鈍化層在低溫條件下(小于300)淀積氮化硅光刻8#版(鈍化版)刻蝕氮化硅，形成鈍化圖形金屬化不是第三章IC工藝(0)典型BJT工藝(以P型硅襯底為例)：制作埋層，減少寄生的集電極串聯(lián)電阻效應(yīng)，要用掩膜板。生長N型外延層：通過控制該層的電阻率和厚度，得到所要的設(shè)計參數(shù)。形成隔離區(qū)：氧化物隔離或反向PN結(jié)隔離(P+擴(kuò)散，要用掩膜板。形成基區(qū)：P型基區(qū)擴(kuò)散，要用掩膜板。形成發(fā)射區(qū)：N+擴(kuò)散，形成相關(guān)的歐姆接觸，如集電極、N型電阻的接觸孔

44、。要用掩膜板。形成引線接觸孔，要用掩膜板。形成金屬連線，要用掩膜板。形成鈍化層，刻蝕焊盤。要用掩膜板。典型BJT工藝(以P型硅襯底為例)：制作埋層，減少寄生的集電兩者工作原理和工藝制造基本相同，其電路都屬于場效應(yīng)晶體管(FET)類型，以GaAs為襯底。MESFET是第一代 GaAs晶體管類型和工藝標(biāo)識，現(xiàn)在仍是GaAs VLSI的主導(dǎo)工藝。 HEMT是最先進(jìn)GaAs的集成電路工藝。應(yīng)用：毫米波和光纖通信電路。2.3 MESFET 與 HEMT 工藝2.3.1 概述 2.3.2 MESFET 工藝在GaAs襯底上制作N型GaAs有源層 方法有：LPE (Liquid Phase Epitaxy)

45、法、 VPE(Vapor Phase Epitaxy)法、MBE(Molecular Beam Epitaxy)法、離子注入法。 其厚度約0.5um，施主濃度約1.51017cm-3兩者工作原理和工藝制造基本相同，其電路都屬于場效應(yīng)晶體管(F制作源極和漏極：在有源層上面兩側(cè)沉積金鍺金屬層，形成歐姆接觸。制作柵極：在有源層上面中間沉積金或合金，形成肖特基接觸。柵長是重要的參數(shù)，柵長越短，器件速度越快?，F(xiàn)已做到100nm.制作隔離區(qū)、薄膜電阻、金屬-絕緣體-金屬(MIM)電容等。圖4.4 GaAs 基MESFET的基本器件結(jié)構(gòu)制作源極和漏極：在有源層上面兩側(cè)沉積金鍺金屬層，形成歐姆接觸2.3.3

46、HEMT 工藝在GaAs襯底上制作一層沒摻雜的GaAs層，避免電子與施主碰撞，實(shí)現(xiàn)電子的高速遷移，提高器件速度。制作AlGaAs覆蓋層：N型輕摻雜，厚度50100nm。這樣在AlGaAs / GaAs結(jié)合處形成二維電子氣（2DEG）。制作源極和漏極：在輕摻雜AlGaAs層上兩側(cè)沉積重?fù)诫sAlGaAs層，再沉積金鍺金屬層，形成歐姆接觸。制作柵極：在AlGaAs層上中間沉積金或合金，形成肖特基接觸。制作隔離區(qū)、薄膜電阻、金屬-絕緣體-金屬(MIM)電容等。這樣的器件，其每級邏輯門的延時小至20pn。為了改善二維電子氣的性能，人們開發(fā)了更為復(fù)雜結(jié)構(gòu)的HEMT。2.3.3 HEMT 工藝在GaAs襯底

47、上制作一層沒摻雜的G圖4.5 簡單HEMT的層結(jié)構(gòu)圖4.5 簡單HEMT的層結(jié)構(gòu)復(fù)雜的HEMT層結(jié)構(gòu)復(fù)雜的HEMT層結(jié)構(gòu)2.4.1早期的鋁柵PMOS工藝1970年前，標(biāo)準(zhǔn)的MOS工藝是鋁柵P溝道。鋁柵PMOS工藝特點(diǎn)：鋁柵，柵長為20m。N型襯底，p溝道。氧化層厚1500。電源電壓為12V。速度低，最小門延遲約為80100ns。集成度低，只能制作寄存器等中規(guī)模集成電路。2.4 MOS 工藝2.4.1早期的鋁柵PMOS工藝1970年前，標(biāo)準(zhǔn)的MOS 制造源、漏極與制造柵極采用兩次掩膜步驟不容易對齊。這好比彩色印刷中，各種顏色套印一樣，不容易對齊。若對不齊，彩色圖象就很難看。在MOS工藝中，不對齊

48、的問題，不是圖案難看的問題，也不僅僅是所構(gòu)造的晶體管尺寸有誤差、參數(shù)有誤差的問題，而是可能引起溝道中斷，無法形成溝道，無法做好晶體管的問題。Al柵MOS工藝缺點(diǎn): Al柵MOS工藝缺點(diǎn): 2.4.2 鋁柵重疊設(shè)計柵極做得長，同S、D重疊一部分鋁柵重疊設(shè)計的缺點(diǎn)CGS、CGD都增大了加長了柵極，增大了管子尺寸，集成度降低2.4.2 鋁柵重疊設(shè)計柵極做得長，同S、D重疊一部分鋁柵2.4.3 自對準(zhǔn)技術(shù)與標(biāo)準(zhǔn)硅工藝1970年，出現(xiàn)了硅柵工藝。多晶硅Polysilicon，原是絕緣體，經(jīng)過重擴(kuò)散，增加了載流子，可以變?yōu)閷?dǎo)體，用作電極和電極引線。在硅柵工藝中，S，D，G是一次掩膜步驟形成的。先利用光阻膠

49、保護(hù)，刻出柵極，再以多晶硅為掩膜，刻出S，D區(qū)域。那時的多晶硅還是絕緣體，或非良導(dǎo)體。經(jīng)過擴(kuò)散，雜質(zhì)不僅進(jìn)入硅中，形成了S和D，還進(jìn)入多晶硅，使它成為導(dǎo)電的柵極和柵極引線。自對準(zhǔn)技術(shù): 將兩次MASK步驟合為一次,讓D，S和G三個區(qū)域一次成形。2.4.3 自對準(zhǔn)技術(shù)與標(biāo)準(zhǔn)硅工藝1970年，出現(xiàn)了硅柵工標(biāo)準(zhǔn)硅柵PMOS工藝硅柵工藝的優(yōu)點(diǎn)：自對準(zhǔn)的，它無需重疊設(shè)計，減小了電容，提高了速度。無需重疊設(shè)計，減小了柵極尺寸，漏、源極尺寸也可以減小，即減小了晶體管尺寸，提高了速度，增加了集成度。增加了電路的可靠性。標(biāo)準(zhǔn)硅柵PMOS工藝硅柵工藝的優(yōu)點(diǎn)：2.4.4 NMOS工藝 由于電子的遷移率e大于空穴的遷

50、移率h，即有e2.5h, 因而，N溝道FET的速度將比P溝道FET快2.5倍。那么，為什么MOS發(fā)展早期不用NMOS工藝做集成電路呢？問題是NMOS工藝遇到了難關(guān)。所以, 直到1972年突破了那些難關(guān)以后, MOS工藝才進(jìn)入了NMOS時代。2.4.4 NMOS工藝 由于電子的遷移率e大于空穴所以輸出為低電平。NMOS非門邏輯關(guān)系：（設(shè)兩管的開啟電壓為VT1=VT2=4V，且gm1gm2 ） VvvT (+12V) DDo 1Ti 2Vv vTo 2T (+12V)i 1 DDVvoR(310k) DD(100200k) DS2 (+12V) DS1R(1)當(dāng)輸入vi為高電平8V時，T1導(dǎo)通，T

51、2也導(dǎo)通。因?yàn)間m1gm2，所以兩管的導(dǎo)通電阻RDS1RDS2，輸出電壓為：(2)當(dāng)輸入vi為低電平0V時，T1截止，T2導(dǎo)通。 vO=VDD-VT8VVOH ，即輸出為高電平. 所以電路實(shí)現(xiàn)了非邏輯。所以輸出為低電平。NMOS非門邏輯關(guān)系：（設(shè)兩管的開啟電壓為NMOS反相器電路圖和芯片剖面示意圖NMOS反相器電路圖和芯片剖面示意圖不是第三章IC工藝(0)不是第三章IC工藝(0)CMOS電路及工作原理2.4.5 CMOS工藝VVVDDTPTNioVVVDDTPTNio(1) 當(dāng)vi=VOH=VDD時, 則有vGSN=VDDVTN ，故TN導(dǎo)通，導(dǎo)通內(nèi)阻很低小于K)，TP截止，內(nèi)阻很高（1081

52、09)。輸出為低電平VOL，且VOL 0(2) 當(dāng)vi=VI L=0V時，則有VGSN=0VTN ， TN截止，內(nèi)阻很高（108109) ，而TP 導(dǎo)通，導(dǎo)通內(nèi)阻很低小于K) 。輸出為高電平VOH，且VOH VDDCMOS電路及工作原理2.4.5 CMOS工藝VVVDDTCMOS工藝技術(shù)是當(dāng)代VLSI的主流工藝技術(shù)。特點(diǎn)：將NMOS器件和PMOS器件同時制作在同一硅襯底上分類：1.P阱CMOS工藝N襯底制作P阱 2.N阱CMOS工藝P襯底制作N阱 3.雙阱CMOS工藝CMOS工藝技術(shù)是當(dāng)代VLSI的主流工藝技術(shù)。CMOS前工序：阱的制作隔離區(qū)的制作柵的制作源、漏極的制作CMOS后工序：接觸孔的

53、制作連線的制作鈍化層的制作絕緣層的制作三種工藝的制作過程基本相同，主要區(qū)別是阱的制作。CMOS前工序：阱的制作隔離區(qū)的制作柵的制作源、漏極的制作C一. 阱的制作N-well N-well P-substrateP-well掩模版(MASK: NW)N-wellP-well現(xiàn)以雙阱CMOS為例詳細(xì)介紹制作步驟發(fā)：一. 阱的制作N-well N-雙井 (1)晶片準(zhǔn)備 SUBSTRATE: P RS:15-25.cm晶片 IQC激光打標(biāo)清洗初始氧化 TOX=35030A厚度測量淀積氮化硅層 TN=1500150A厚度測量SiO2Si3N4P-substrate雙井 (1)晶片準(zhǔn)備 SUBSTRATE

54、: P清洗 HMDS涂光刻膠 9300A軟烤N井暴光6. 顯影堅膜干法刻蝕氮化硅層厚度測量 Tox350A雙井 (2)SiO2Si3N4SiO2Si3N4P-substrateP.R.清洗 6. 顯影雙井 (2)SiO2Si3N4SiO2Si雙井 (3)N井離子注入 P 31,160Kev去光刻膠SiO2Si3N4P-substrateSiO2Si3N4P-substrateP.R.雙井 (3)N井離子注入 P 31,16雙井 (4)清洗 預(yù)氧化 Tox=2200200A厚度測量SiO2Si3N4P-substrateSiO2Si3N4P-substrateN+雙井 (4)清洗 SiO2Si3

55、N4P-substrate雙井 (5)15:1 HF 刻蝕 去除氮化硅層厚度測量 Tox350ASiO2P-substrateSiO2P-substrate雙井 (5)15:1 HF 刻蝕 雙井 (6)P井離子注入 B ,60KevSiO2P-substrateSiO2P-substrate雙井 (6)P井離子注入 B ,60KevS清洗 退火推入 1150厚度測量 Tox=1000200A 測與走道上不同色位置厚度測量 Tox=2400300A 測走道上氧化層P-substrateP-substrateP-wellN-well雙井 (7)清洗 P-substrateP-substrateP-

56、wel雙井 (8)去除二氧化硅層 6:1 BOE 10Min(BOE： Buffered-Oxide- Etch；HF：NH4F =1：6)P-substrateP-substrateP-wellN-well雙井 (8)去除二氧化硅層 6:1 BOE 二. 隔離區(qū)的制作掩模版(MASK: AC) N-well P-substrateP-wellSiO2隔離區(qū)N-wellACTIVEACTIVE二. 隔離區(qū)的制作掩模版(MASK: AC) 源區(qū) (1 )氧化 Tox=35030A厚度測量 清洗 淀積氮化硅層 Tn=1500150A厚度測量 P-substrateP-substrateP-well

57、N-wellSi3N4SiO2源區(qū) (1 )氧化 Si3N4SiO2P-substrateP-substrateP-wellN-wellP.R.源區(qū) (2 )清洗 HMDS涂光刻膠 9300A軟烤暴光6. 顯影堅膜干法刻蝕氮化硅層厚度測量 Tox350A去光刻膠Si3N4SiO2P-substrateP-substratHMDS涂光刻膠 9300A軟烤暴光顯影 P-substrateP-substrateP-wellN-wellP.R.Si3N4P場區(qū) ( 1 )HMDSP-substrateP-substrateP-we堅膜 P場區(qū)離子注入 BF2, 60Kev去光刻膠P-substrate

58、P-substrateP-wellN-wellP.R.Si3N4P場區(qū) ( 2 )堅膜 P-清洗場區(qū)氧化 Tox=5500300A厚度測量P-substrateP-substrateP-wellN-wellSi3N4P場區(qū) ( 3 )清洗P-substrateP-substrateP-well15:1 HF 刻蝕 去除氮化硅層 厚度測量 Tox350A 測走道上氧化層厚度15:1 HF 刻蝕 厚度測量 Tox5000A 測PAD位置氧化層P-substrateP-substrateP-wellN-wellP場區(qū) ( 4 )15:1 HF 刻蝕 P-substrate三. 柵的制作掩模版 (MA

59、SK: PL)N-wellACTIVE N-well P-substrateP-well三. 柵的制作掩模版 (MASK: PL)N-wellA柵極氧化及 & Vt 調(diào)整 ( 1 )清洗犧牲層氧化 Tox=35030A 厚度測量 P-substrateP-substrateP-wellN-wellSAC oxideField oxide柵極氧化及 & Vt 調(diào)整 ( 1 )清洗P-substraVt 離子注入 B, 30Kev, 15:1 HF 刻蝕 厚度測量 Tox4500A 測PAD位置氧化層P-substrateP-substrateP-wellN-wellSAC oxideField

60、oxide柵極氧化及 & Vt 調(diào)整 ( 2 )Vt 離子注入 B, 清潔 柵極氧化 Tox=25020A厚度測量 測走道上氧化層P-substrateP-substrateP-wellN-wellGate oxideField oxide柵極氧化及 & Vt 調(diào)整 ( 3 )清潔 P-substrateP-substrateP-wel多晶硅 ( 1 )淀積多晶硅 Tp=4200300A厚度測量RS 測量Rs=13-20 ohm/sq P-substrateP-substrateP-wellN-wellField oxide多晶硅 ( 1 )淀積多晶硅 Tp=4200300AP-HMDS涂光刻