集成電路器件工藝課件

1、集成電路設計Email: Mobile:陳江華2第四章集成電路器件工藝4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3 MOS工藝和相關的VLSI工藝4.4 BiCMOS工藝2022/9/43第四章集成電路器件工藝表 4.12022/9/454.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3 MOS工藝和相關的VLSI工藝4.4 BiCMOS工藝2022/9/4 64.1.1雙極性硅工藝 早期的雙極性硅工藝：NPN三極管1232022/9/47先進的雙極性硅工藝：NPN三極管圖4.21.4256782022/9/4

2、8GaAs基同質(zhì)結(jié)雙極性晶體管并不具有令人滿意的性能4.1.2HBT工藝2022/9/410GaAs 基 HBTInP 基 HBTSi/SiGe的HBT2022/9/4124.2MESFET和HEMT工藝 GaAs工藝：MESFET圖4.4 GaAs MESFET的基本器件結(jié)構(gòu)歐姆歐姆肖特基金鍺合金2022/9/414GaAs工藝：HEMT圖4.5 簡單HEMT的層結(jié)構(gòu) 柵長的減小大量的可高速遷移的電子2022/9/415二維電子氣含義：是指電子沿垂直于表面方向的運動變得量子化，即它的能量只能取一系列的分立值；而平行于表面的運動仍是自由的，能量可以是任意值，即它的自由度為二維的。這樣一個薄的電

3、子層稱為二維電子氣。例如金屬-氧化物-半導體結(jié)構(gòu)中的反型層和積累層，以及在兩種不同半導體形成的異質(zhì)結(jié)界面附近都會形成二維電子氣。2022/9/416GaAs工藝：HEMT工藝的三明治結(jié)構(gòu)圖4.6 DPD-QW-HEMT的層結(jié)構(gòu)2022/9/417Main Parameters of the 0.3 mm Gate Length HEMTsHEMT-TypeParametersE-HEMTD-HEMTVth0.5 V-0.7 VIdsmax200 mA/mm(Vgs = 0.8 V)180 mA/mm(Vgs = 0 V)Gm500 mS/mm400 mS/mmRs0.6 Wmm0.6 Wmm

4、f T45 GHz40 GHz表 4.2 : 0.3 m 柵長HEMT的典型參數(shù)值2022/9/418不同材料系統(tǒng)的研究GaAsInPSiGe2022/9/4204.3 MOS工藝和相關的VLSI工藝2022/9/421圖4.7 MOS工藝的分類 2022/9/423MOS工藝的特征尺寸(Feature Size)特征尺寸: 最小線寬最小柵長圖 4.82022/9/4244.3.1 PMOS工藝早期的鋁柵工藝1970年前，標準的MOS工藝是鋁柵P溝道。圖 4.92022/9/426Al柵MOS工藝缺點制造源、漏極與制造柵極采用兩次掩膜步驟不容易對齊。這好比彩色印刷中，各種顏色套印一樣，不容易對

5、齊。若對不齊，彩色圖象就很難看。在MOS工藝中，不對齊的問題，不是圖案難看的問題，也不僅僅是所構(gòu)造的晶體管尺寸有誤差、參數(shù)有誤差的問題，而是可能引起溝道中斷，無法形成溝道，無法做好晶體管的問題。2022/9/427Al柵MOS工藝的柵極位錯問題圖 4.102022/9/428鋁柵重疊設計柵極做得長，同S、D重疊一部分圖 4.112022/9/430克服Al柵MOS工藝缺點的根本方法 將兩次MASK步驟合為一次。讓D，S和G三個區(qū)域一次成形。這種方法被稱為自對準技術(shù)。2022/9/431自對準技術(shù)與標準硅工藝1970年，出現(xiàn)了硅柵工藝(采用了自對準技術(shù)）。多晶硅Polysilicon，原是絕緣體

6、，經(jīng)過重擴散，增加了載流子，可以變?yōu)閷w，用作電極和電極引線。在硅柵工藝中，S，D，G是一次掩膜步驟形成的。先利用光阻膠保護，刻出柵極，再以多晶硅為掩膜，刻出S，D區(qū)域。那時的多晶硅還是絕緣體，或非良導體。經(jīng)過擴散，雜質(zhì)不僅進入硅中，形成了S和D，還進入多晶硅，使它成為導電的柵極和柵極引線。2022/9/432標準硅柵PMOS工藝圖 4.122022/9/433硅柵工藝的優(yōu)點：l自對準的，它無需重疊設計，減小了電容，提高了速度。l無需重疊設計，減小了柵極尺寸，漏、源極尺寸也可以減小，即減小了晶體管尺寸，提高了速度，增加了集成度。增加了電路的可靠性。2022/9/4344.3.2NMOS工藝 由

7、于電子的遷移率e大于空穴的遷移率h，即有e2.5h, 因而，N溝道FET的速度將比P溝道FET快2.5倍。那么，為什么MOS發(fā)展早期不用NMOS工藝做集成電路呢？問題是NMOS工藝遇到了難關。所以, 直到1972年突破了那些難關以后, MOS工藝才進入了NMOS時代。2022/9/435了解NMOS工藝的意義目前CMOS工藝已在VLSI設計中占有壓倒一切的優(yōu)勢. 但了解NMOS工藝仍具有幾方面的意義:CMOS工藝是在PMOS和NMOS工藝的基礎上發(fā)展起來的.從NMOS工藝開始討論對于學習CMOS工藝起到循序漸進的作用.NMOS電路技術(shù)和設計方法可以相當方便地移植到CMOS VLSI的設計.Ga

8、As邏輯電路的形式和眾多電路的設計方法與NMOS工藝基本相同.2022/9/436增強型和耗盡性MOSFET(Enhancement mode and depletion mode MOSFET)FET（Field Effect Transisitor）按襯底材料區(qū)分有Si, GaAs, InP按場形成結(jié)構(gòu)區(qū)分有J/MOS/MES按載流子類型區(qū)分有P/N按溝道形成方式區(qū)分有E/D2022/9/437E-/D-NMOS和E-PMOS的電路符號圖 4.13本課程常用符號本課程常用符號2022/9/438E-NMOS的結(jié)構(gòu)示意圖(增強型VD=0V, Vgs=Vsb=0V)圖4.14 E-NMOS的結(jié)

9、構(gòu)示意圖2022/9/439D-NMOS的結(jié)構(gòu)示意圖(耗盡型 VD=0V, Vgs=Vsb=0V)圖4.14 D-NMOS的結(jié)構(gòu)示意圖2022/9/440E-PMOS的結(jié)構(gòu)示意圖 (增強型 VD=0V, Vgs=Vsb=0V)圖4.14 E-PMOS的結(jié)構(gòu)示意圖2022/9/441工作原理：在柵極電壓作用下，漏區(qū)和源區(qū)之間形成導電溝道。這樣，在漏極電壓作用下，源區(qū)電子沿導電溝道行進到漏區(qū)，產(chǎn)生自漏極流向源極的電流。改變柵極電壓，控制導電溝道的導電能力，使漏極電流發(fā)生變化。E-NMOS工作原理圖2022/9/442E-NMOS工作原理圖VgsVt，Vds=0VVgsVt，VdsVt，VdsVgs

10、-Vt圖4.15 不同電壓情況下E-NMOS的溝道變化2022/9/443NMOS工藝流程圖4.16 NMOS工藝的基本流程 2022/9/444表4.3 NMOS的掩膜和典型工藝流程2022/9/445圖4.17 NMOS反相器電路圖和芯片剖面示意圖SDDS2022/9/4464.3.3 CMOS工藝進入80年代以來，CMOS IC以其近乎零的靜態(tài)功耗而顯示出優(yōu)于NMOS，而更適于制造VLSI電路，加上工藝技術(shù)的發(fā)展，致使CMOS技術(shù)成為當前VLSI電路中應用最廣泛的技術(shù)。CMOS工藝的標記特性 阱/金屬層數(shù)/特征尺寸2022/9/4471Poly-, P阱CMOS工藝流程圖4.18 202

11、2/9/448典型1P2M n阱CMOS工藝主要步驟2022/9/449圖4.18 P阱CMOS芯片剖面示意圖2022/9/450圖4.19 N阱CMOS芯片剖面示意圖2022/9/451圖4.20 雙阱CMOS工藝 （1） （2）（3） （4）P阱注入N阱注入襯底準備光刻P阱去光刻膠,生長SiO22022/9/452（5） （6）（7） （8）生長Si3N4有源區(qū)場區(qū)注入形成厚氧多晶硅淀積2022/9/453（9） （10）（11） （l2）N+注入P+注入表面生長SiO2薄膜接觸孔光刻2022/9/454（13）淀積鋁形成鋁連線2022/9/455CMOS的主要優(yōu)點是集成密度高而功耗低，工

12、作頻率隨著工藝技術(shù)的改進已接近TTL電路，但驅(qū)動能力尚不如雙極型器件，所以近來又出現(xiàn)了在IC內(nèi)部邏輯部分采用CMOS技術(shù)，而I/O緩沖及驅(qū)動部分使用雙極型技術(shù)的一種稱為BiCMOS的工藝技術(shù)。4.4 BiCMOS工藝2022/9/456 BiCMOS工藝技術(shù)大致可以分為兩類：分別是以CMOS工藝為基礎的BiCMOS工藝和以雙極工藝為基礎的BiCMOS工藝。一般來說，以CMOS工藝為基礎的BiCMOS工藝對保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎的BiCMOS工藝對提高保證雙極器件的性能有利。影響B(tài)iCMOS器件性能的主要部分是雙極部分，因此以雙極工藝為基礎的BiCMOS工藝用的較多。 2022/9/457BiCMOS工藝下NPN晶體管的俯視圖和剖面圖2022/9/4581. 以P阱CMOS工藝為基礎的BiCMOS工藝 圖4.21 P阱CMOS-NPN結(jié)構(gòu)剖面圖 缺點2022/9/4592. 以N阱CMOS工藝為基礎的BiCMOS工藝 圖4.22 N阱CMOS-NPN體硅襯底結(jié)構(gòu)剖面圖 優(yōu)缺點: 基區(qū)厚度變薄, NPN管自由連接， 但是集電極串聯(lián)電阻還是很大2022/9/460圖4.23 N阱CMOS-NPN外延襯底結(jié)構(gòu)剖面圖 改進：N阱下