《EDA技術(shù)》課程設(shè)計(jì).學(xué)生指導(dǎo)書

1、EDA技術(shù)課程設(shè)計(jì).學(xué)生指導(dǎo)書教材：EDA技術(shù)實(shí)用教程VHDL版（第四版） 潘松 黃繼業(yè)編著1 QuartusII基本設(shè)計(jì)流程（參見(jiàn)教材P95）【示例】利用VHDL語(yǔ)言設(shè)計(jì)一個(gè)帶有異步復(fù)位、使能和同步加載功能的十進(jìn)制加法計(jì)數(shù)器。VHDL源程序教材P88例3-20。1.1 建立工作庫(kù)文件夾和編輯設(shè)計(jì)文件1.2 創(chuàng)建工程1.3 編譯前設(shè)置1.4 全程編譯1.5 時(shí)序仿真1.6 應(yīng)用RTL電路圖觀察器2 引腳設(shè)置與硬件驗(yàn)證（參見(jiàn)教材P104）2.1 開發(fā)系統(tǒng)與器件引腳配置說(shuō)明注：計(jì)數(shù)器時(shí)鐘使用KH 61001實(shí)驗(yàn)箱中TTL輸出端。面板調(diào)節(jié)：FUNCTION（脈沖）、RANGE（10）、FREQUEN

2、CY（min）。2.2 引腳鎖定注：因按鍵數(shù)量不夠，硬件不進(jìn)行預(yù)置數(shù)據(jù)功能測(cè)試。2.3 編譯文件下載3 課程設(shè)計(jì)1（參見(jiàn)教材P140） 7段數(shù)碼顯示譯碼器設(shè)計(jì)3.1 設(shè)計(jì)目的學(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)，學(xué)習(xí)VHDL的CASE語(yǔ)句應(yīng)用及多層次設(shè)計(jì)方法。3.2 設(shè)計(jì)原理3.3 設(shè)計(jì)任務(wù)和設(shè)計(jì)參考 設(shè)計(jì)內(nèi)容1：（1）利用VHDL語(yǔ)言設(shè)計(jì)一個(gè)帶異步清零和使能控制的4 位二進(jìn)制加法計(jì)數(shù)器CNT4B；（2）設(shè)計(jì)仿真、引腳鎖定和硬件測(cè)試；（3）生成模塊符號(hào)CNT4B。注1：VHDL編程參考教材P86例3-19和P88例3-20，生成符號(hào)參考教材P140圖4-75。注2：計(jì)數(shù)器時(shí)鐘使用KH 61001實(shí)驗(yàn)箱中

3、TTL輸出端。注3：引腳鎖定：設(shè)計(jì)內(nèi)容2：（1）利用VHDL語(yǔ)言設(shè)計(jì)一個(gè) 7段數(shù)碼顯示譯碼器；（2）設(shè)計(jì)仿真、引腳鎖定和硬件測(cè)試；（3）生成模塊符號(hào)DECL7S。注1：VHDL編程結(jié)構(gòu)參考教材P73例3-5真值表描述方法和CASE語(yǔ)句，生成符號(hào)參考教材P140圖4-75。注2：計(jì)數(shù)器時(shí)鐘使用KH 61001實(shí)驗(yàn)箱中TTL輸出端。注3：硬件測(cè)試4位二進(jìn)制數(shù)碼采用軟件設(shè)置方法，例如設(shè)置INA = 0101。注4：引腳鎖定：設(shè)計(jì)內(nèi)容3：（1）利用頂層原理圖設(shè)計(jì)一個(gè) 7段數(shù)碼顯示譯碼器；（2）設(shè)計(jì)仿真、引腳鎖定和硬件測(cè)試。注1：頂層原理圖設(shè)計(jì)參考教材P140圖4-75。注2：計(jì)數(shù)器時(shí)鐘使用KH 610

4、01實(shí)驗(yàn)箱中TTL輸出端。注3：引腳配置設(shè)計(jì)參考：設(shè)計(jì)內(nèi)容4：（1）輸入系統(tǒng)時(shí)鐘為48 MHz，設(shè)計(jì)一個(gè)分頻器CNT48M，輸出基準(zhǔn)時(shí)鐘為1 Hz；（參考教材P85整數(shù)類型定義和P88例3-20十進(jìn)制計(jì)數(shù)器）（2）利用頂層原理圖設(shè)計(jì)一個(gè) 7段數(shù)碼顯示譯碼器，顯示轉(zhuǎn)換頻率為1 Hz；（3）設(shè)計(jì)仿真、引腳鎖定和硬件測(cè)試。注1：分頻器CNT48M符號(hào)參考：注2：引腳配置設(shè)計(jì)參考：4 課程設(shè)計(jì)2（參見(jiàn)教材P141） 數(shù)碼掃描顯示電路設(shè)計(jì)4.1 設(shè)計(jì)目的學(xué)習(xí)數(shù)碼掃描顯示電路設(shè)計(jì)。4.2 設(shè)計(jì)原理4.3 設(shè)計(jì)任務(wù)利用VHDL和原理圖設(shè)計(jì)方法，設(shè)計(jì)一個(gè)8位數(shù)碼掃描顯示電路，顯示8位數(shù)碼01234567或字符

5、串。 分頻模塊設(shè)計(jì)（幾百 幾千Hz） 掃描電路模塊設(shè)計(jì)SCAN 7段顯示譯碼器設(shè)計(jì)DECL7S 掌宇開發(fā)系統(tǒng)七段數(shù)碼管顯示控制KH_Model掌宇開發(fā)系統(tǒng)對(duì)于底板上七段數(shù)碼管等是通過(guò)寄存器操作的，操作時(shí)序如圖所示。library ieee; use ieee.std_logic_1164.all;entity KH_Model is port(RST_PIO: in std_logic; DIG: in std_logic_vector(7 downto 0); SEG: in std_logic_vector(6 downto 0); nCS0_PIO: out std_logic; nOE

6、_PIO,nWE_PIO: out std_logic; data_PIO: inout std_logic_vector(7 downto 0); add_PIO: out bit_vector(4 downto 0);end KH_Model;architecture KH_Model_A of KH_Model is signal SEG_A: std_logic_vector(7 downto 0);begin SEG_A = 0 & SEG; - 段碼DP GFEDCBA - SEG_A = 00000110; process(DIG,RST_PIO) begin if(RST_PI

7、O = 0) then nCS0_PIO = 1; nOE_PIO = 1; nWE_PIO = 1; else nCS0_PIO = 0; nOE_PIO = 1; nWE_PIO = 0; data_PIO add_PIO add_PIO add_PIO add_PIO add_PIO add_PIO add_PIO add_PIO add_PIO = 11000; end case; end if; end process;end KH_Model_A; 掌宇下載板引腳配置與適配下載5 課程設(shè)計(jì)3 8位數(shù)碼顯示頻率計(jì)設(shè)計(jì)（參見(jiàn)教材P228）5.1 設(shè)計(jì)目的設(shè)計(jì)8位數(shù)碼顯示頻率計(jì)設(shè)計(jì)，學(xué)習(xí)

8、較復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)方法。5.2 設(shè)計(jì)原理參考教材P228。5.3 設(shè)計(jì)任務(wù)和設(shè)計(jì)參考（1）設(shè)計(jì)任務(wù)完成8位數(shù)碼顯示頻率計(jì)的完整設(shè)計(jì)和硬件實(shí)現(xiàn)，并給出其測(cè)頻時(shí)序波形及其分析。（2）總體設(shè)計(jì)參考參考教材P228。（3）引腳配置5.4 設(shè)計(jì)答辯（Word格式）（1）總體設(shè)計(jì)框圖和簡(jiǎn)述。（2）各底層模塊設(shè)計(jì)簡(jiǎn)述和功能仿真波形圖。（3）總體頂層設(shè)計(jì)。6 課程設(shè)計(jì)報(bào)告撰寫參考（1）封面（2）目錄（3）設(shè)計(jì)任務(wù)（設(shè)計(jì)題目要求）（4）總體設(shè)計(jì)方案（注：含設(shè)計(jì)基本原理、總體設(shè)計(jì)框圖和總體設(shè)計(jì)文字說(shuō)明）（5）各底層模塊設(shè)計(jì)和功能仿真模塊完成功能文字說(shuō)明設(shè)計(jì)模塊符號(hào)設(shè)計(jì)模塊各輸入、輸出引腳文字說(shuō)明設(shè)計(jì)流程圖（*非源程序）和相應(yīng)設(shè)計(jì)文字說(shuō)明模塊功能仿真波形和相應(yīng)仿真結(jié)果文字說(shuō)明（6）總體設(shè)計(jì)和設(shè)計(jì)驗(yàn)證總體設(shè)計(jì)框圖總體設(shè)計(jì)各輸入、輸出引腳文字說(shuō)明總體設(shè)計(jì)功能仿真波形和相應(yīng)仿真結(jié)果文字說(shuō)明設(shè)計(jì)下載功能驗(yàn)證（含下載實(shí)物照片）（7）