數(shù)字電子技術(shù)基礎(chǔ)(第四版)第4章組合邏輯電路解析

1、1學(xué)習(xí)要點(diǎn) 了解組合邏輯電路的特點(diǎn)和工作原理。 掌握組合邏輯電路的分析、設(shè)計(jì)方法。 了解組合邏輯電路中的競爭冒險(xiǎn)現(xiàn)象。第四章 組合邏輯電路12 概 述23數(shù)字電路組合邏輯電路：t時(shí)刻輸出僅與t時(shí)刻 輸入有關(guān)，與t以前的 狀態(tài)無關(guān)。時(shí)序邏輯電路：t時(shí)刻輸出不僅與t時(shí)刻 輸入有關(guān)，還與電路過 去的狀態(tài)有關(guān)。34組合電路范疇：時(shí)序電路范疇：加法器、譯碼器、編碼器、數(shù)據(jù)選擇器、只讀存儲(chǔ)器計(jì)數(shù)器、寄存器、動(dòng)態(tài)存儲(chǔ)器組合電路是時(shí)序電路的一部分45組合電路：組合邏輯 電路組合邏輯電路的框圖56組合電路的特點(diǎn)：輸出僅由輸入決定，與電路之前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）；能用基本門構(gòu)成，即任何組合邏輯

2、電路都能用三種基本門實(shí)現(xiàn)。67 組合邏輯電路的 分析和設(shè)計(jì)78 組合邏輯電路的分析89邏輯圖邏輯表達(dá)式 1 1 最簡與或表達(dá)式 2 2 例1：910最簡與或表達(dá)式 3 真值表 3 4 電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 1011例2：功能：輸入不一致鑒別器12例3：功能：可控的兩位二進(jìn)制原碼至反碼的變換電路。13例4：函數(shù)表達(dá)式：真值表：電路功能： 一位數(shù)字比較器1314例5 (P162)15 組合邏輯電路的設(shè)計(jì)二、設(shè)計(jì)步驟一、設(shè)計(jì)任務(wù) 用基本邏輯門設(shè)計(jì)出能完成實(shí)際

3、問題 或命題要求的電路。1516例1： 設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈工作狀態(tài)的邏輯電路。當(dāng)信號(hào)燈發(fā)生故障時(shí)發(fā)出信號(hào)提醒工作人員進(jìn)行維修。16171. 抽象輸入變量輸出RAGZ00010010010001111000101111011111輸入變量:紅（R）、黃（A）、綠（G） 規(guī)定燈亮?xí)r為“1”，不亮?xí)r為“0”輸出變量：故障信號(hào)（Z） 規(guī)定正常工作時(shí)Z=0，故障時(shí)Z=12. 列出真值表3. 寫出邏輯表達(dá)式17184. 化簡5. 最簡與或表達(dá)式6. 畫出電路圖181919例2： 碼制轉(zhuǎn)換電路的設(shè)計(jì)。 要求：輸入為三位二進(jìn)制碼， 輸出為格雷碼。解：1）真值表20202）化簡3）邏輯圖21 若干常用的組合

4、邏輯電路2122 編碼器編碼的任務(wù)：把原始數(shù)據(jù)、指令或標(biāo)志信 號(hào)變換成該系統(tǒng)所采用的數(shù) 碼制。編碼器：把指令或狀態(tài)等轉(zhuǎn)換為與其對(duì)應(yīng) 的二進(jìn)制信息代碼的電路。 普通編碼器 優(yōu)先編碼器222324一、二進(jìn)制編碼器 設(shè)：編碼器有M個(gè)輸入，在這M個(gè)輸入中，只有一個(gè)輸入為有效電平，其余M-1個(gè)輸入均為無效電平。有N個(gè)輸出。則二者之間滿足M2N的關(guān)系。例：設(shè)計(jì)一個(gè)編碼器，要求把07這8個(gè)十進(jìn)制數(shù)編成二進(jìn)制代碼。用與非門實(shí)現(xiàn)。（假設(shè)有效電平為低電平）二進(jìn)制編碼器將一般信號(hào)編為二進(jìn)制代 碼的電路。25有效電平為 0約束條件：25解：1）確定二進(jìn)制代碼的位數(shù) M=8=23 N=3 2）列出編碼表 2626273

5、）寫出對(duì)應(yīng)的邏輯表達(dá)式：274）畫邏輯圖28畫邏輯圖：2829二、8421BCD碼編碼器（二十進(jìn)制編碼器）輸出：四位二進(jìn)制代碼輸入：09共十種狀態(tài)解：1）確定二進(jìn)制代碼的位數(shù)。 M=10 由M2N 得N=4 2）列編碼表30313）寫出邏輯表達(dá)式：4）畫邏輯圖（略）3232三、優(yōu)先編碼器8線-3線優(yōu)先編碼器 74HC1481、功能表 輸入： ,共8個(gè)輸入端 （腳注號(hào)碼越大，優(yōu)先 權(quán)越高），低電平有效。輸出：選通輸入端(片選端):選通輸出端:擴(kuò)展輸出端:33333474HC148內(nèi)部結(jié)構(gòu)低電平3435例：用兩片74HC148優(yōu)先編碼器組成一個(gè)16線-4線優(yōu)先編碼器，將 16個(gè)低電平輸入信號(hào)編為0

6、0001111共16個(gè)4位二進(jìn)制代碼。其中 的優(yōu)先權(quán)最高， 的優(yōu)先權(quán)最低。35363637374.3.2 譯碼器譯碼：把二進(jìn)制數(shù)碼“翻譯”成十進(jìn)制數(shù)碼或“翻譯”成其他形式的代碼或控制電平。對(duì)于譯碼器輸入端的某一種組合，只有一個(gè)輸出端為有效電平，其余輸出端均為相反電平。3838一、二進(jìn)制譯碼器例：設(shè)計(jì)一個(gè)三位二進(jìn)制代碼的譯碼器（3線8線譯碼器）解：1）分析要求輸入：一組三位二進(jìn)制代碼。輸出：與代碼相對(duì)應(yīng)的8個(gè)信號(hào)。3939輸 入輸 出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y0000000000010010000001001000000100011000010001000001000010100

7、10000011001000000111100000002）真值表40403）邏輯表達(dá)式：4）畫邏輯電路圖 1、二極管譯碼矩陣 2、用與非門構(gòu)成的譯碼器4141二極管譯碼矩陣4242低電平輸出附加控制端用與非門構(gòu)成的譯碼器4343二、中規(guī)模集成譯碼器74HC1381、邏輯符號(hào)譯碼輸入使能輸入譯碼輸出低位高位4444輸 入輸 出S1A2A1A00XXXX11111111X1XXX11111111100001111111010001111111011001011111011100111111011110100111011111010111011111101101011111110111011111

8、112、74HC138的功能表：453. 邏輯表達(dá)式：464748例1：三、用譯碼器構(gòu)成函數(shù)發(fā)生器P186請(qǐng)寫出Y的邏輯函數(shù)式49例2：用74138構(gòu)成下 列函數(shù)發(fā)生器：解：504.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器是一個(gè)多輸入、單輸出的組合電路，它的功能類似于一個(gè)多檔開關(guān)。51一、雙四選一數(shù)據(jù)選擇器741531、邏輯圖522、邏輯符號(hào)（半片）S=1無論D3D0為何值，選擇器不工作。0可以傳送數(shù)據(jù)。2）A1A0 數(shù)據(jù)選擇端，相當(dāng)于地址。1）S使能輸入注意：3）D3D0 數(shù)據(jù)輸入端。533、功能表4、邏輯函數(shù)式54設(shè)計(jì)實(shí)例1：用兩個(gè)“四選一”接成“八選一” 55設(shè)計(jì)實(shí)例2：用2N選一數(shù)據(jù)選擇器實(shí)現(xiàn) N

9、+1個(gè)變量的邏輯函數(shù)。 設(shè)計(jì)思想： 將N個(gè)變量接數(shù)據(jù)選擇器的選擇輸入端（即地址端） 余下的一個(gè)變量作為數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。 56例：用74153實(shí)現(xiàn)三變量函數(shù)。 解一：設(shè)B接A1，C接A0。 57解二：設(shè)A接A1，B接A0。 584.3.4 加法器一、一位加法器1. 半加器定義：半加兩個(gè)一位二進(jìn)制數(shù)相加，不考慮進(jìn)位輸入。半加器實(shí)現(xiàn)半加邏輯的電路設(shè)計(jì)步驟：1）輸入變量A,B表示兩個(gè)一位二進(jìn)制數(shù)。 輸出變量S相加后的和數(shù)。 輸出變量CO 向高位的進(jìn)位數(shù)。592）真值表3）邏輯函數(shù)式4）邏輯圖602. 全加器定義：全加兩個(gè)同位的加數(shù)和來自低位的進(jìn)位數(shù)三者相加。全加器實(shí)現(xiàn)全加邏輯的電路。61設(shè)計(jì)步驟：1）輸入變量 Ai, BiA、B兩個(gè)數(shù)的第i位。 Ci-1來自低位的進(jìn)位。 輸出變量 Si 本位數(shù)和。 Ci 向相鄰高位的進(jìn)位數(shù)。2）真值表3）邏輯函數(shù)式624）邏輯圖63利用串行進(jìn)位加法器實(shí)現(xiàn)：64函數(shù)表達(dá)式：真值表：電路功能： 一位數(shù)字比較器644.3.5 數(shù)值比較器654.4 組合邏輯電路 中的競爭冒險(xiǎn)65664.4.1 競爭-冒險(xiǎn)現(xiàn)象及成因67一、競爭組合電路中，若某個(gè)變量通過兩條以上的路徑到達(dá)輸出端，由于每條路徑上的延時(shí)不同，到達(dá)終點(diǎn)的時(shí)間就有先有后。這一現(xiàn)