硬件描述語(yǔ)言和數(shù)字系統(tǒng)設(shè)計(jì)：第8章 綜合與靜態(tài)時(shí)序分析

1、第8章 綜合與靜態(tài)時(shí)序分析硬件描述語(yǔ)言和數(shù)字系統(tǒng)設(shè)計(jì)2主要內(nèi)容：8.1 綜合簡(jiǎn)介8.2 靜態(tài)時(shí)序分析基礎(chǔ)知識(shí)8.3 時(shí)序約束38.1 綜合簡(jiǎn)介知識(shí)點(diǎn)：8.1.1 用計(jì)數(shù)字系統(tǒng)的設(shè)計(jì)流程8.1.2 綜合器的作用8.1.3 綜合技術(shù)帶來(lái)的好處8.1.4 綜合工具種類(lèi)8.1.5 綜合具體操作流程8.1.6 綜合過(guò)程中的三個(gè)步驟8.1.7 DC中的工藝庫(kù)及其配置48.1.1 數(shù)字系統(tǒng)的設(shè)計(jì)流程58.1.2 綜合器的作用綜合工具把Verilog 模塊描述的邏輯按照設(shè)計(jì)工程師的面積、功耗、延時(shí)等約束要求轉(zhuǎn)變?yōu)橛镁唧w某一Foundry廠所提供的工藝下的門(mén)級(jí)結(jié)構(gòu)描述的模塊。綜合后的網(wǎng)表(即門(mén)級(jí)結(jié)構(gòu)描述的模塊)

2、 ,邏輯正確與否同樣可以通過(guò)Modelsim等仿真工具來(lái)仿真進(jìn)行驗(yàn)證。68.1.3 綜合技術(shù)帶來(lái)的好處設(shè)計(jì)師可以采用更高層次的設(shè)計(jì)方法,設(shè)計(jì)出更復(fù)雜的東西; 由于邏輯綜合工具的使用，高層次的設(shè)計(jì)可以很快的轉(zhuǎn)換為門(mén)級(jí)電路設(shè)計(jì)，芯片推出周期縮短 ;邏輯綜合技術(shù)使與工藝無(wú)關(guān)的設(shè)計(jì)成為可能; 綜合工具可以按照約束設(shè)置對(duì)設(shè)計(jì)進(jìn)行自動(dòng)優(yōu)化，要得到有不同性能指標(biāo)的結(jié)果，有時(shí)候僅僅需要修改綜合時(shí)的約束設(shè)置 。78.1.4 綜合工具種類(lèi)最著名的綜合工具是Synopsys公司開(kāi)發(fā)的FPGA Express, FPGA Compiler, Design Compiler等。一些FPGA公司也開(kāi)發(fā)了自己的HDL 綜合

3、器，例如Xilinx ISE平臺(tái)下的XSTSynplicity(Synplify,Amplify,Certify和Synplify Asic),Mentor(Leonardo spectrum)等公司也有自己的產(chǎn)品。88.1.5 綜合具體操作流程98.1.6 綜合過(guò)程中的三個(gè)步驟 綜合包括轉(zhuǎn)譯(Translation)、優(yōu)化(Opitimization)、映射(Mapping)三過(guò)程。轉(zhuǎn)譯把電路的HDL描述轉(zhuǎn)化為與工藝無(wú)關(guān)的功能塊組成的邏輯電路的過(guò)程。映射是把轉(zhuǎn)譯后得到的電路結(jié)構(gòu)用特定目標(biāo)工藝庫(kù)中的單元來(lái)實(shí)現(xiàn)。這時(shí)得到的電路包含了具體的制造工藝參數(shù)。 優(yōu)化則是綜合工具根據(jù)設(shè)計(jì)者施加的時(shí)序和面積

4、等約束條件對(duì)電路進(jìn)行改進(jìn)的過(guò)程 。108.1.7 DC中的工藝庫(kù)及其配置 GTECH庫(kù) GTECH庫(kù)是Synopsys的通用工藝庫(kù)。它由DC自帶，是獨(dú)立于廠家工藝的。該庫(kù)中包含的元件僅代表一定的邏輯功能而不帶有任何工藝參數(shù)。DC在轉(zhuǎn)譯時(shí)會(huì)先將HDL描述轉(zhuǎn)化為GTECH庫(kù)單元組成的電路。(translation)目標(biāo)工藝庫(kù)(target library) DC在產(chǎn)生門(mén)級(jí)網(wǎng)表時(shí)必須使用目標(biāo)工藝庫(kù)。目標(biāo)工藝庫(kù)通常由芯片制造商提供，包含各種單元的物理信息。在映射過(guò)程中，DC會(huì)自動(dòng)從目標(biāo)工藝庫(kù)中選擇合適的標(biāo)準(zhǔn)單元。 (map)118.2 靜態(tài)時(shí)序分析基礎(chǔ)知識(shí)知識(shí)點(diǎn)：8.2.1 進(jìn)行靜態(tài)時(shí)序分析的原因8.

5、2.2 進(jìn)行靜態(tài)時(shí)序分析的方法128.2.1 為什么要進(jìn)行靜態(tài)時(shí)序分析？說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA ）傳統(tǒng)上是采用動(dòng)態(tài)仿真來(lái)驗(yàn)證一個(gè)設(shè)計(jì)的功能和時(shí)序。隨著設(shè)計(jì)規(guī)模的增大，驗(yàn)證一個(gè)設(shè)計(jì)所需要的測(cè)試向量的數(shù)量以指數(shù)增長(zhǎng)，且這種方法難以保證足夠的覆蓋率。在大型設(shè)計(jì)中，如果僅用傳統(tǒng)的動(dòng)態(tài)仿真的方法，則時(shí)間及工作量都難以承受。13靜態(tài)時(shí)序分析可以降低驗(yàn)證的復(fù)雜性。靜態(tài)時(shí)序分析提供了一種針對(duì)大規(guī)模設(shè)計(jì)驗(yàn)證的有效解決方法。它可以檢查電路中所有時(shí)序路徑的時(shí)序，測(cè)試覆蓋率可以達(dá)到100%。STA的方法不需要任何測(cè)試向量，分析所需要的時(shí)間遠(yuǎn)遠(yuǎn)少于門(mén)級(jí)動(dòng)態(tài)仿真。但靜態(tài)時(shí)序與動(dòng)態(tài)仿真相比，也有自身的

6、缺點(diǎn)。14STA不能驗(yàn)證設(shè)計(jì)的功能，設(shè)計(jì)功能驗(yàn)證還必須使用功能仿真來(lái)實(shí)現(xiàn)。另外，靜態(tài)時(shí)序分析只能驗(yàn)證同步時(shí)序電路的時(shí)序特性，如果設(shè)計(jì)中含有較多的異步電路，則應(yīng)該通過(guò)門(mén)級(jí)動(dòng)態(tài)仿真來(lái)驗(yàn)證。一般來(lái)說(shuō)，一個(gè)設(shè)計(jì)的驗(yàn)證應(yīng)該既包含RTL級(jí)的功能仿真，也包括靜態(tài)時(shí)序分析和門(mén)級(jí)動(dòng)態(tài)仿真。靜態(tài)時(shí)序分析和門(mén)級(jí)動(dòng)態(tài)仿真各有優(yōu)點(diǎn)，互相補(bǔ)充，一起使用可以有效保證電路的正確性和可靠性。158.2.2 如何進(jìn)行靜態(tài)時(shí)序分析？ 使用靜態(tài)時(shí)序分析的方法分析電路時(shí)序時(shí)，分析工具會(huì)首先將設(shè)計(jì)分解為很多不同時(shí)序路徑的集合，然后計(jì)算每條時(shí)序路徑的延時(shí)信息，最后檢查路徑延時(shí)，分析其是否滿(mǎn)足時(shí)序約束。16PrimeTime是Synopsy

7、s公司的一種靜態(tài)時(shí)序分析工具?，F(xiàn)在，靜態(tài)時(shí)序分析已經(jīng)是ASIC設(shè)計(jì)流程中最重要的一個(gè)環(huán)節(jié)，它能驗(yàn)證設(shè)計(jì)在時(shí)序上的正確性，并決定設(shè)計(jì)是否能在要求的頻率下運(yùn)行。PrimeTime能夠分析設(shè)計(jì)中時(shí)序路徑的延時(shí)，找出時(shí)序沖突，提供分析結(jié)果供設(shè)計(jì)工程師修改設(shè)計(jì)。PrimeTime適合對(duì)大規(guī)模的同步數(shù)字設(shè)計(jì)進(jìn)行分析，而且與綜合工具DC有很好的接口，可以在整個(gè)設(shè)計(jì)流程中使用。 17概念1：時(shí)序路徑(timing path)時(shí)序路徑的起點(diǎn)只能是內(nèi)部時(shí)序單元的時(shí)鐘端或設(shè)計(jì)的輸入端口；時(shí)序路徑的終點(diǎn)只能是內(nèi)部時(shí)序單元的數(shù)據(jù)輸入端或設(shè)計(jì)的輸出端口。電路中的時(shí)序路徑一般有四種： 從輸入端口到輸出端口；從輸入端口到觸發(fā)

8、器的數(shù)據(jù)輸入端d；從觸發(fā)器的時(shí)鐘端clk到輸出端口；從觸發(fā)器的時(shí)鐘端clk到觸發(fā)器的數(shù)據(jù)輸入端d。18練習(xí)1-找出下面電路中的時(shí)序路徑 19練習(xí)1答案 20練習(xí)2-找出下面電路中的時(shí)序路徑 218.3 時(shí)序約束知識(shí)點(diǎn)：8.3.1 建立時(shí)間和保持時(shí)間8.3.2 分析建立時(shí)間是否違背8.3.3 分析保持時(shí)間是否違背228.3.1 概念2 :建立時(shí)間和保持時(shí)間建立時(shí)間（setup time）:數(shù)據(jù)在時(shí)鐘信號(hào)源到達(dá)之前必須要穩(wěn)定的時(shí)間，如果建立時(shí)間不滿(mǎn)足，數(shù)據(jù)不能正確打進(jìn)時(shí)序邏輯單元。保持時(shí)間（hold time）:數(shù)據(jù)在時(shí)鐘信號(hào)源到達(dá)之后必須要穩(wěn)定的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)不能被時(shí)序邏輯單元正確

9、鎖存 。23示意圖248.3.2 概念：建立時(shí)間是否違背左邊DFF1是發(fā)送觸發(fā)器，右邊DFF2 是接收觸發(fā)器，Tclock = Tclock-Q-max +Tlogic-max +Tsetup-max + Tskew 25 Tclock = Tclock-Q-max +Tlogic-max +Tsetup-max + Tskew Tclock-Q-max是從發(fā)送觸發(fā)器的時(shí)鐘邊沿到輸出端Q發(fā)生變化的最大延時(shí)；Tlogic-max是發(fā)送觸發(fā)器到接收觸發(fā)器之間的邏輯門(mén)延時(shí)總和；Tsetup-max是輸入信號(hào)建立所需要的可能最長(zhǎng)時(shí)間；Tskew是最壞情況時(shí)鐘偏移。如果分析電路中的時(shí)序路徑，此不等式不滿(mǎn)

10、足，就會(huì)認(rèn)為是建立時(shí)間違背。26例：分析建立時(shí)間是否違背？ 已知條件： 該電路時(shí)鐘周期為5ns(即f=1/5ns=200MHz) 觸發(fā)器的Tsetup=0.5ns27例：分析建立時(shí)間是否違背？ 該電路的時(shí)鐘周期為5ns，觸發(fā)器的Tsetup=0.5ns 即 要數(shù)據(jù)能被電路正確輸入，必須在5ns0.5ns=4.5ns之前到達(dá)。28例：分析建立時(shí)間是否違背？ 而實(shí)際上，數(shù)據(jù)從觸發(fā)器DFF1傳到觸發(fā)器DFF2的數(shù)據(jù)輸入端的路徑延時(shí)為path_delay= 0.50+1.0+0.54+0.32+0.66+0.23+0.43+0.25=3.93ns29例：分析建立時(shí)間是否違背？ 即假設(shè)在0時(shí)刻Data由

11、觸發(fā)器DFF1的時(shí)鐘沿觸發(fā)，經(jīng)過(guò)如圖所示的路徑，在時(shí)刻3.93ns到達(dá)觸發(fā)器DFF2的數(shù)據(jù)端。30例：分析建立時(shí)間是否違背？ 31計(jì)算公式： Tclock = Tclock-Q-max +Tlogic-max +Tsetup-max + Tskew 時(shí)序裕度slack=需要數(shù)據(jù)到達(dá)的時(shí)刻-數(shù)據(jù)實(shí)際到達(dá)的時(shí)刻當(dāng)slack為正時(shí)，表示電路時(shí)鐘周期比不等式右邊的總和要大，不等式滿(mǎn)足，數(shù)據(jù)就能正確地被觸發(fā)器采集；反之，當(dāng)slack為負(fù)，表示時(shí)鐘周期比不等式右邊的總和要小，（即數(shù)據(jù)實(shí)際到達(dá)的時(shí)刻比需要達(dá)到的時(shí)刻晚），數(shù)據(jù)不能正確地被采集到，這種情況就叫做建立時(shí)間違背 setup time volatio

12、ns。本例中時(shí)序裕度slack=4.5ns-3.93ns=+0.57ns，因此數(shù)據(jù)能夠正確的被打入時(shí)序單元，建立時(shí)間沒(méi)違背。例：分析建立時(shí)間是否違背？ 32例：分析建立時(shí)間是否違背？ 如果把本例的已知條件時(shí)鐘周期改為4ns(即時(shí)鐘頻率更高f=250MHz)，其它條件均不變，建立時(shí)間又是否違背呢？338.3.3 概念：保持時(shí)間違背左邊DFF1是發(fā)送觸發(fā)器，右邊DFF2 是接收觸發(fā)器，Thold-max + Tskew = Tclock-Q-min +Tlogic-min34Thold-max + Tskew = Tclock-Q-min +Tlogic-minTclock-Q-min是從發(fā)送觸發(fā)

13、器的時(shí)鐘邊沿到輸出端Q發(fā)生變化的可能最快延時(shí)；Tlogic-min是通過(guò)邏輯門(mén)的可能最小累積延時(shí)總和；Tskew是最壞情況時(shí)鐘偏移。 當(dāng)該不等式不滿(mǎn)足時(shí)，就會(huì)引起保持時(shí)間違背。 為了防止競(jìng)爭(zhēng)條件的出現(xiàn)，同時(shí)要關(guān)注保持時(shí)間是否違背。 可以通過(guò)在沖突路徑中插入額外邏輯（如buffer）來(lái)解決這個(gè)問(wèn)題，通過(guò)命令，綜合工具能夠自動(dòng)識(shí)別和糾正保持時(shí)間違背。 35課后練習(xí)-常見(jiàn)公司數(shù)字IC設(shè)計(jì)招聘題目1.什么是Setup 和Holdup時(shí)間？（漢王） 2.setup和holdup時(shí)間,區(qū)別.（南山之橋） 3.解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。4.解釋setup和h

14、old time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。（威盛VIA） 36 Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。 建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time.如不滿(mǎn)足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 課后練習(xí)-答案371.給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦大唐） 2.時(shí)鐘周期為T(mén),觸發(fā)器D1的建立