基于QUARTUS的EDA課程設(shè)計(jì)報(bào)告數(shù)字頻率計(jì)的仿真

1、-. z.成 績 評 定 表學(xué)生班級*專 業(yè)課程設(shè)計(jì)題目評語組長簽字：成績?nèi)掌?01年月日課程設(shè)計(jì)任務(wù)書學(xué) 院專 業(yè)學(xué)生班級*課程設(shè)計(jì)題目實(shí)踐教學(xué)要求與任務(wù):一、容及要求： 利用所學(xué)的EDA設(shè)計(jì)方法設(shè)計(jì)數(shù)字頻率計(jì)，熟練使用使用QUARTUS= 2 * ROMANII應(yīng)用軟件，進(jìn)一步學(xué)習(xí)使用VHDL語言、原理圖等EDA設(shè)計(jì)方法進(jìn)展綜合題目的方法。1調(diào)試底層模塊，并時(shí)序仿真。2.設(shè)計(jì)頂層模塊，并時(shí)序仿真。3.撰寫課程設(shè)計(jì)報(bào)告，設(shè)計(jì)報(bào)告要求及格式見附件。二、功能要求：設(shè)計(jì)一個(gè)思維十進(jìn)制的數(shù)字頻率計(jì)。要求具有以下功能;測量圍：1HZ10HZ。測量誤差1響應(yīng)時(shí)間15s。顯示時(shí)間不小于1s。具有記憶顯示的

2、功能。即在測量過程中不刷新數(shù)據(jù)。等數(shù)據(jù)過程完畢后才顯示測量結(jié)果。給出待測信號的頻率值。并保存到下一次測量完畢。包括時(shí)基產(chǎn)生與測評時(shí)序控制電路模塊。以及待測信號脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路。工作方案與進(jìn)度安排:課程設(shè)計(jì)時(shí)間為10天2周 1、調(diào)研、查資料1天。 2、總體方案設(shè)計(jì)2天。 3、代碼設(shè)計(jì)與調(diào)試5天。 4、撰寫報(bào)告1天。 5、驗(yàn)收1天。指導(dǎo)教師： 201年月日專業(yè)負(fù)責(zé)人：201年月日學(xué)院教學(xué)副院長：201年月日-. z.目錄 TOC o 1-3 h z u HYPERLINK l _Toc4452848471.設(shè)計(jì)要求 PAGEREF _Toc445284847 h 2HYPE

3、RLINK l _Toc4452848482、設(shè)計(jì)目的 PAGEREF _Toc445284848 h 2HYPERLINK l _Toc4452848493.總體設(shè)計(jì)思路及解決方案 PAGEREF _Toc445284849 h 2HYPERLINK l _Toc4452848503.1相關(guān)知識 PAGEREF _Toc445284850 h 2HYPERLINK l _Toc4452848513.3、設(shè)計(jì)思路及解決方案 PAGEREF _Toc445284851 h 4HYPERLINK l _Toc4452848524.分層次方案設(shè)計(jì)及代碼描述 PAGEREF _Toc445284852

4、 h 5HYPERLINK l _Toc4452848534.1底層程序源碼 PAGEREF _Toc445284853 h 5HYPERLINK l _Toc4452848544.2頂層程序源碼 PAGEREF _Toc445284854 h 10HYPERLINK l _Toc4452848555.各模塊的時(shí)序仿真結(jié)果 PAGEREF _Toc445284855 h 12HYPERLINK l _Toc4452848566.設(shè)計(jì)心得 PAGEREF _Toc445284856 h 15數(shù)字頻率計(jì)課程設(shè)計(jì)1.設(shè)計(jì)要求設(shè)計(jì)一個(gè)四位十進(jìn)制的數(shù)字頻率計(jì)。要求具有以下功能：1測量圍：1HZ10HZ。

5、 (2) 測量誤差13響應(yīng)時(shí)間15s。4顯示時(shí)間不小于1s。5具有記憶顯示的功能。即在測量過程中不刷新數(shù)據(jù)。等數(shù)據(jù)過 程完畢后才顯示測量結(jié)果。給出待測信號的頻率值。并保存到 下一次測量完畢。6包括時(shí)基產(chǎn)生與測評時(shí)序控制電路模塊。以及待測信號脈沖計(jì) 數(shù)電路模塊和鎖存與譯碼顯示控制電路。2、設(shè)計(jì)目的通過綜合性課程設(shè)計(jì)題目的完成過程，運(yùn)用所學(xué)EDA知識，解決生活中遇到的實(shí)際問題，到達(dá)活學(xué)活用，所學(xué)為所用的目的，進(jìn)一步理解EDA的學(xué)習(xí)目的，提高實(shí)際應(yīng)用水平。本次設(shè)計(jì)的數(shù)字頻率計(jì)具有精度高、使用方便、測量迅速、便于實(shí)現(xiàn)測量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。數(shù)字頻率計(jì)主要包括時(shí)基產(chǎn)生與測評時(shí)序控

6、制電路模塊、待測信號脈沖計(jì)數(shù)電路、譯碼顯示與鎖存控制電路模塊。3.總體設(shè)計(jì)思路及解決方案3.1相關(guān)知識Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDLAltera Hardware Description Language等多種設(shè)計(jì)輸入形式，嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在*P、Linu*以及Uni*上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持A

7、ltera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)SOPC開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。Ma*plus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已

8、經(jīng)停頓了對Ma*plus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Ma*plus II 友好的圖形界面及簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡送。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個(gè)工作組環(huán)境

9、下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺與Cadence、E*emplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供給商的開發(fā)工具相兼容。改良了軟件的LogicLock模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。3.2設(shè)計(jì)思路及原理圖數(shù)字頻率計(jì)是一種用十進(jìn)制數(shù)字顯示被測信號頻率的數(shù)字測量儀器.它的根本功能是測量方波信號及其他各種單位時(shí)間變化的物理量。本數(shù)字頻率計(jì)采用自頂向下的設(shè)計(jì)思想，通過閘門提供的1s閘門時(shí)間對被測信號進(jìn)展計(jì)數(shù)及測出的被測信號的頻率，測出的頻率再通過譯

10、碼器譯碼后輸出給顯示器顯示。根據(jù)系統(tǒng)設(shè)計(jì)的要求，數(shù)字頻率計(jì)的電路原理框圖如下：圖3.1 數(shù)字頻率計(jì)的電路原理框圖3.3、設(shè)計(jì)思路及解決方案設(shè)計(jì)方案自頂向下設(shè)計(jì)，底層模塊分時(shí)基產(chǎn)生與測評時(shí)序控制電路模塊、待測信號脈沖計(jì)數(shù)電路模塊、譯碼顯示與鎖存控制電路模塊。1時(shí)基產(chǎn)生與測評時(shí)序控制電路模塊：設(shè)計(jì)頻率記得關(guān)鍵是設(shè)計(jì)一個(gè)測頻率控制信號發(fā)生器即時(shí)基產(chǎn)生與測評時(shí)序控制電路模塊，產(chǎn)生測量頻率控制時(shí)序?？刂茣r(shí)鐘信號clk取為1Hz，二分頻后即可產(chǎn)生一個(gè)脈寬為1s的時(shí)鐘control-en ,以此作為計(jì)數(shù)閘門信號。當(dāng)control-en為高電平時(shí)，允許計(jì)數(shù)；當(dāng)control-en的下降沿時(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號

11、，將計(jì)數(shù)值保存起來；鎖存數(shù)據(jù)后，在下一個(gè)control-en上升沿到來之前對計(jì)數(shù)器清零，為下次計(jì)數(shù)做準(zhǔn)備。2待測信號脈沖計(jì)數(shù)電路模塊待測信號脈沖計(jì)數(shù)電路模塊就是計(jì)數(shù)器，計(jì)數(shù)器以待測信號作為時(shí)鐘，在清零信號clr到來時(shí)，異步清零；使能信號en為高電平時(shí)允許計(jì)數(shù)，為低電平時(shí)制止計(jì)數(shù)。3鎖存與譯碼顯示控制電路模塊鎖存器在control-en下降沿到來時(shí)，將計(jì)數(shù)器的計(jì)數(shù)值鎖存，這樣就不會因?yàn)橹芷谛缘那辶阈盘柖粩嚅W爍了。譯碼顯示電路將計(jì)數(shù)器測得的BCD碼數(shù)字轉(zhuǎn)換為七段晶體管LED顯示09，顯示出十進(jìn)制的數(shù)字結(jié)果。4.分層次方案設(shè)計(jì)及代碼描述4.1底層程序源碼1、時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的VHDL

12、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control is port (clk:in std_logic; -定義輸入 rst,ena: out std_logic); -定義輸出end control;architecture behv of control isbegin process (clk) -clk為敏感信號 variable cqi :std_logic_vector(2 downto 0);begin if clkevent and clk=1 th

13、en -時(shí)鐘上升沿 if cqi 1 then cqi:=cqi+1;ena=1;rst0); ena=0;rst0); -執(zhí)行清零 elsif f*event and f*=1 then -f*上升沿 if ena =1 then -如果使能信號為1 if cqi 9 then cqi:=cqi+1;cout0); cout0); -使能信號為0 end if;end if; outy f*,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0);u2:t10 port map(f*=e(0),rst=rst,ena=ena,cout=e(1),outy=d

14、(7 downto 4);u3:t10 port map(f*=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8);u4:t10 port map(f*=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12);end architecture one;3鎖存器的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch4 isport(d:in std_logic_vect

15、or(15 downto 0); -d,ena,clk為鎖存器輸入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q為鎖存器輸出end latch4;architecture one of latch4 isbeginprocess(clk,ena,d) -ck,d,ena為敏感信號variable cqi:std_logic_vector(15 downto 0);beginif ena=0 then cqi:=cqi;elsif clkevent and clk=1 then cqi:=d;end if;qaaaaaaa

16、aaaaaaaaa=0000000; end case; end process; end ;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch4 isport(d:in std_logic_vector(15 downto 0); -d,ena,clk為鎖存器輸入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q為鎖存器輸出end latch4;architecture one of latch4 isb

17、eginprocess(clk,ena,d) -ck,d,ena為敏感信號variable cqi:std_logic_vector(15 downto 0);beginif ena=0 then cqi:=cqi;elsif clkevent and clk=1 then cqi:=d;end if;qclk,ena=*,rst=z);u2:t10_4 port map(f*=f*,rst=z,ena=*,d=g);u3: latch4 port map(clk=clk,ena=*,d=g,q=h);u4: led_controller port map(d(3 downto 0)=h(3

18、downto 0),a(6 downto 0)=leds(6 downto 0);u5: led_controller port map(d(3 downto 0)=h(7 downto 4),a(6 downto 0)=leds(13 downto 7);u6: led_controller port map(d(3 downto 0)=h(11 downto 8),a(6 downto 0)=leds(20 downto 14);u7: led_controller port map(d(3 downto 0)=h(15 downto 12),a(6 downto 0)=leds(27 downto 21);ledout=leds;end; -完畢5.各模塊的時(shí)序仿真結(jié)果圖