數(shù)字邏輯系統(tǒng)復(fù)習(xí)提綱的課件

1、2010級數(shù)字系統(tǒng)設(shè)計復(fù)習(xí)提綱武漢科技大學(xué)計算機(jī)學(xué)院1主要內(nèi)容第一章 數(shù)字邏輯基礎(chǔ)第二章 邏輯門電路第三章 硬件描述語言VHDL基礎(chǔ)第四章 組合邏輯電路第五章 觸發(fā)器第六章 時序邏輯電路考試題型2第一章 數(shù)字邏輯基礎(chǔ)返回目錄常用編碼8421碼、余3碼、5421碼、2421碼、奇偶校驗碼等有符號數(shù)補(bǔ)碼的求法8. 邏輯函數(shù)表達(dá)式及其化簡根據(jù)給出的邏輯功能列出真值表，并用卡諾圖法化簡反演規(guī)則和對偶規(guī)則求反函數(shù)和對偶函數(shù)最小項表達(dá)式和最大項表達(dá)式唯一各基本邏輯運(yùn)算 （與、或、非、異或（多變量）、同或等）邏輯代數(shù)的基本公式和常用公式最小項和最大項的性質(zhì)、寫指定編號的最小項、最大項3第二章 邏輯門電路門電

2、路的扇出系數(shù)、功耗、噪聲容限、傳輸延時的含義邏輯門多余輸入端的處理方法“與”、“或”三態(tài)門返回目錄4第三章 硬件描述語言VHDL基礎(chǔ)VHDL源程序中必不可少的兩個組成部分返回目錄VHDL的4種對象中，信號的作用用VHDL語言實(shí)現(xiàn)指定的電路功能檢測時鐘上升沿的條件表達(dá)式信號與變量的區(qū)別是否延時生效BIT與STD_LOGIC類型的區(qū)別三態(tài)輸出的表示方法信號的模式中，BUFFER與OUT的區(qū)別5第四章 組合邏輯電路組合邏輯電路的特點(diǎn)返回目錄編碼器的功能和主要的編碼器；74HC138的功能，輸出端與輸入端最小項的關(guān)系譯碼器的功能和主要的譯碼器6. 數(shù)據(jù)選擇器的功能及應(yīng)用，輸出和輸入之間的邏輯函數(shù)表達(dá)式

3、的描述與時序邏輯電路結(jié)合7. 雙四選一數(shù)據(jù)選擇器74HC253的功能和設(shè)計方法8. 奇偶校驗電路的原理，奇偶發(fā)生器和校驗器5. 七段字形譯碼器7448實(shí)現(xiàn)滅零顯示的方法9. 消除競爭-冒險的方法6第五章 觸發(fā)器RS觸發(fā)器的約束條件返回目錄電平觸發(fā)、主從結(jié)構(gòu)(脈沖觸發(fā))、邊沿觸發(fā)的抗干擾能力RS、JK、D、T觸發(fā)器的功能、特性方程、VHDL的實(shí)現(xiàn)CMOS同步D觸發(fā)器和主從D觸發(fā)器的電路構(gòu)成觸發(fā)器的空翻現(xiàn)象，各種結(jié)構(gòu)的觸發(fā)器是否存在該現(xiàn)象7第六章 時序邏輯電路時序邏輯電路的特點(diǎn)、描述時序電路的方程、表示方法返回目錄等價狀態(tài)的概念4. 時序邏輯電路的輸出與存儲電路的現(xiàn)態(tài)有關(guān)7. 集成計數(shù)器（同步、異步）構(gòu)成N進(jìn)制計數(shù)器的電路分析9. 扭環(huán)形計數(shù)器的優(yōu)點(diǎn)、移位寄存器構(gòu)成扭環(huán)形計數(shù)器的有效狀態(tài)個數(shù)11. 利用MSI構(gòu)成任意進(jìn)制計數(shù)器的設(shè)計161、160、計數(shù)器的擴(kuò)展8. 用74HC290實(shí)現(xiàn)十進(jìn)制計數(shù)器時的編碼規(guī)律8421、542110. 計數(shù)器（74HC161）與數(shù)據(jù)選擇器構(gòu)成的電路分析6. 移位寄存器按照輸入輸出方式的分類3. 對觸發(fā)器構(gòu)成的電路進(jìn)行邏輯功能分析，并判斷能否自啟動5. 寄存器和鎖存器的區(qū)別8考試題型填空題（15*1分=15分）單選題（10*1分=10分）判斷改錯（10*2分=20分