高密度可編程邏輯器件pld、cpldfpga的基本特點(diǎn)和應(yīng)用-存儲(chǔ)器習(xí)題解

1、 !#$% &( ) *+!,-,.,/0123 6% 7-8 78 9:*+!, 1, 1-, 1, 1 ;?A9B6% 78CDEFGHIJKLMN78EOGHIMPPQR78STGHIUVWXHI7= YZ8UV78# EFGHI CD_ 9:6% 78# EOGHI W 9:6% 78# TGHI 3 GHI&Ja 9:XHI = YZ 9:6% ,dW6% eijk 9Z clmj8 = b.fg7 !k 9Zk 9Z ! n n n n n n n n圖解 8-4的符號(hào)圖，試用位擴(kuò)展的方法組成 256 8 位RAM，并8-5 圖 P8-5 為 256 4 位RAM畫出邏輯圖。圖P8

2、-5解：256 8=2 256 4，因此組成 256 8 的 RAM 需要兩片 256 4 的 RAM。將兩片 RAM 的輸入 A0 A7 ， CS ， R / W 分別對(duì)應(yīng)接在一起。每一片 RAM 的輸出I / O0 I / O3 作為整個(gè) RAM I / O 輸出的一部分。電路如圖解 8-5 所示。3圖解 8-58-6 已知 4 4 位RAM 如圖 P8-6 所示。如果把它們擴(kuò)展成 8 8 位RAM：試問需要幾片 4 4RAM？畫出擴(kuò)展電路圖（可用少量與非門）。圖P8-6解：（1）需要4 4RAM；（2）電路如圖解 8-6 所示。圖解 8-68-7 試用 ROM 實(shí)現(xiàn)下列多輸出函數(shù)：F1

3、AB AB BCF2 ￥m(3, 4, 5, 6)F3 ABC ABC ABC ABC解： F1 ￥m(0,1, 3, 4, 5, 7)F2 ￥m(3, 4, 5, 6)F3 ￥m(0,1, 3, 7)陣列如圖解 8-7 所示。圖解 8-74 = ? Y YUVR# Y $% vw# Y vw 1#7a“8 ! ! ! ! ! ! ! !A“! = .XHIQR dWv k 9Zey mjf|= s. mjC # 1 !#!# P8-9 可畫出 ROM 輸出 D3D2D1D0 相對(duì)于 CP 變化的波形圖如圖解 8-9 所示，從圖中可看出各輸出與 CP 的分頻比為：fDfDfDfD1111150

4、 =， 1 =， 2 =， 3 =fCP15fCP3fCP5fCP圖解 8-98-10 試用 FPLA 實(shí)現(xiàn)習(xí)題 8-7 的多輸出函數(shù)。解： F1 AB AB BC = P1 P2 P3F2 AB AC ABC = P2 P4 P5F3 AB BC = P1 P3陣列圖如圖解 8-10 所示。圖解 8-108-11 試用 FPLA 實(shí)現(xiàn)習(xí)題 8-8 的碼組轉(zhuǎn)換電路。解：化簡(jiǎn)后的余 3 碼輸出方程為：6E3 = A BD BCE2 = BCD BC BDE1 = CD CDE0 = D共用 9 個(gè)乘積項(xiàng)（陣列圖略）8-12 試用 FPLA 和D 觸發(fā)器實(shí)現(xiàn)一個(gè)模 8 加/減法計(jì)數(shù)器。解：設(shè) x=

5、0 進(jìn)行加法計(jì)數(shù)，x=1 進(jìn)行減法計(jì)數(shù)。實(shí)現(xiàn)模 8 加/減計(jì)數(shù)器需要 3 個(gè)D 觸發(fā)器，其激勵(lì)方程為：D Qn1 xQ ) xQ )2201Q0 x1 00 ) x x1Q0 x1 x1Q0D Qn1 x() x(xxx11000000D Qn1 xQx0000FPLA 陣列如圖解 8-12 所示。8-13 試用 FPLA 和JK 觸發(fā)器實(shí)現(xiàn)一個(gè)模 9 加法計(jì)數(shù)器。解：模 9 加法計(jì)數(shù)器需用 4 個(gè) JK 觸發(fā)器，其激勵(lì)方程為：J3 K3 11Q0J2 K2 0J1 K1 Q07K0 1J0 Q3FPLA 的陣列圖如圖解 8-13 所示?？删幊踢壿嬈骷心男┓N類，它們的共同特點(diǎn)是什么？解：可編

6、程邏輯器件分低密度（LDPLD）和高密度（HDPLD）兩類，LDPLD 的集成密度通常小于 1000 等效門/片。LDPLD 包括 PROM、PLA、PAL、GAL 四種。 HDPLD 包括 EPLD、CPLD、FPGA 三種。共同特點(diǎn)：PLD 可編程邏輯器件的邏輯功能均可以由用戶對(duì)器件進(jìn)行編程來設(shè)定。由于 PLD 集成度很高，通常可以將一個(gè)數(shù)字系統(tǒng)集成在一片 PLD 上，因此，采用PLD 設(shè)計(jì)數(shù)字系統(tǒng)提高了設(shè)計(jì)的靈活性，編程、修改很方便。它不公縮短了設(shè)計(jì)周期，而且減小了系統(tǒng)的體積、功耗，并提高了系統(tǒng)的可靠性。比較 GAL 和PAL 電路結(jié)構(gòu)形式上有何異同點(diǎn)。解：PAL 和GAL 都屬于 LD

7、PLD，其 陣列結(jié)構(gòu)基本相同，都是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。PAL 和GAL 不相同的地方有兩點(diǎn)：編程方式不同：PAL 采用熔絲編程方式，只能編程； GAL 采用了 E2 CMOS 編程，可反復(fù)擦除并反復(fù)編程上百次。輸出結(jié)構(gòu)不同：PAL 有幾種固定的輸出結(jié)構(gòu)，選定型號(hào)后，其輸出結(jié)構(gòu)也就確定了 。GAL 器件的輸出端設(shè)置了可編程了邏輯宏單元（OLMC），通過編程可以將 OLMC 設(shè)置成不同的輸出方式，因此同一型號(hào)的 GAL 器件可以實(shí)現(xiàn)PAL 器件的各種工作模式，即可以取代大部分 PAL 器件。8-16 比較 CPLD 和 FPGA 可編程邏輯器件的異同點(diǎn)。解：CPLD 是從 PAL 和GAL 發(fā)展起來的 HDPLD，大多數(shù)采用 CMOS、EPROM、E2 PROM等編程技術(shù)，因而具有高密度、高速度和低功耗等特點(diǎn)。一般 CPLD 中包含三種結(jié)構(gòu)：可編8 . f,mj) A = A=/ dW :!Mfg+A) /= # I| 4 yc # !#$%3t|&Bu()* ) ; R= +2+R.,N+3tmj+-2 R= +F 90 ./, *1237