數字集成電路設計hw5作業(yè)講解

1、第四次作業(yè)講解劉黎 微納大廈531信箱 .cn1、分析下圖中兩個傳輸門電路的邏輯功能，并說明有何缺點？(a)中當A、B同為高電平時，輸出端有高電平閾值損失；(b)中當A=B=0及A=0,B=1時分別有低電平和高電平閾值損失邏輯：缺點：2、下圖中所示雙軌邏輯，請分析其邏輯功能及是否有閾值損失？Y=A同或B前級傳輸門結構有閾值損失后級補償消除閾值損失3. 圖中所示的8輸入與門方案，如果有遷移率2倍近似， PMOS寬度取NMOS的2倍，即所有器件導電因子相等，如果設NMOS柵電容為C0，則PMOS為2C0，NMOS和PMOS閾值電壓絕對值相等。設CL= 100C0，即小負載和大負載情況，忽略PN結電

2、容。用NP-CMOS動態(tài)電路實現，非階躍傳輸延遲公式計算電路的最長延遲時間。4輸入與非門下拉路徑5個NMOS管，2輸入或非門上拉路徑3個PMOS管與非門輸出下拉，或非門輸出上拉為最大延遲延遲時間僅與路徑長度和負載電容有關小負載延遲：2X5+1X3=13大負載延遲：2X5+100X3=310第四題降低電壓是低功耗設計的重要手段，利用hw3中第一題的工藝條件，以及求出的反相器器件寬度，溝道長度均取為0.25u。（1）如果電源電壓降低到0.7V，畫出該反相器的VTC曲線；（2）采用mymos模型進行spice仿真，掃描出VTC曲線；inv.post=2M1 out in 0 0 mynmos L=0

3、.25U W=0.55UM2 out in VDD VDD mypmos L=0.25U W=1.45U.MODEL mynmos NMOS level=2 VT0=0.45 KP=6E-5 TOX=1.0E-8+ CJ=2E-03 CJSW=0.250E-09.MODEL mypmos PMOS level=2 VT0=-0.4 KP=2E-5 TOX=1.0E-8+ CJ=2E-03 CJSW=0.250E-09VDD VDD 0 DC 0.7VVIN in 0 .DC VIN 0 0.7 0.0001.END（3）如果將mymos中器件模型參數改為level=2，成為mymos2模型；如

4、果將4個相同反相器作為該反相器的負載，進行spice仿真，求出輸入信號為200MHz情況下的被測反相器的電路功耗，并計算靜態(tài)功耗占總功耗的比例inverter.option post=2.global VDD.global VDD1.subckt inverter1 in outMp out in VDD VDD mypmos L=0.25U W=1.45UMn out in 0 0 mynmos L=0.25U W=0.55U.ends.subckt inverter2 in outMp out in VDD1 VDD1 mypmos L=0.25U W=1.45UMn out in 0 0

5、 mynmos L=0.25U W=0.55U.ends.MODEL mynmos NMOS level=2 VT0=0.45 KP=6E-5 TOX=1.0E-8+ CJ=2E-03 CJSW=0.250E-09.MODEL mypmos PMOS level=2 VT0=-0.4 KP=2E-5 TOX=1.0E-8+ CJ=2E-03 CJSW=0.250E-09.endsVDD VDD 0 dc 0.7VVDD1 VDD1 0 dc 0.7VXinv in out inverter1Xinv1 out out1 inverter2Xinv2 out out2 inverter2Xinv3 out out3 inverter2Xinv4 out out4 inverter2Vin in 0 pulse(0 0.7V 0 0n 0n 2.5n 5ns).meas avgcur avg i(VDD) from=5ns to=100ns.tran 0.01n 100n.END測得總功耗為4.1307E-07靜態(tài)功耗為9.8490E-13 (將輸入固定在高電平或者低電平，分別仿