關(guān)于EDA的問答題

1、EDA問答題1、簡(jiǎn)述電子設(shè)計(jì)技術(shù)的發(fā)展電子設(shè)計(jì)技術(shù)的發(fā)展：應(yīng)用SSI數(shù)字電路芯片應(yīng)用MCU微控制器 or單片機(jī)（電子系統(tǒng)智能化）FPGA/CPLD現(xiàn)場(chǎng)可編程/復(fù)雜可編程邏輯器件（EDA基礎(chǔ)）2、圖示陣列完成的是什么功能？3、簡(jiǎn)述自頂向下的系統(tǒng)設(shè)計(jì)方法自頂向下（top-to-down）：基于EDA技術(shù)頂：? 系統(tǒng)功能向下：系統(tǒng)分為若干功能模塊步驟：1.采用完全獨(dú)立于目標(biāo)芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言HDL（Hardware Description Language）,對(duì)系統(tǒng)的基本功能（行為）進(jìn)行描述和定義。2.多層次仿真，完成功能確認(rèn)。3.功能描述具體目標(biāo)芯片的網(wǎng)表文件。4.邏輯映射，布局布線。5.

2、利用仿真文件進(jìn)行功能、時(shí)序驗(yàn)證確保系統(tǒng)性能。4、菊花鏈下載時(shí)，器件位置如何確定？在串行片數(shù)不超出接口的驅(qū)動(dòng)能力時(shí)，器件位置由器件識(shí)別碼確定器件前后芯片內(nèi)存儲(chǔ)器短路、端口模式有幾種？INOUTINOUT BUFFER 6、簡(jiǎn)述在系統(tǒng)編程技術(shù)的特點(diǎn)特點(diǎn)：不用編程器，直接在用戶的目標(biāo)系統(tǒng)中或線路板上直接對(duì)PLD器件編程1、裝配后編程下載2、根據(jù)需要對(duì)系統(tǒng)的硬件功能實(shí)時(shí)加以修改3、不改變系統(tǒng)硬件結(jié)構(gòu)情況下，重構(gòu)邏輯4、系統(tǒng)不停止工作時(shí)進(jìn)行遠(yuǎn)程硬件升級(jí)7、簡(jiǎn)述EDA工具的FPGA/CPLD開發(fā)流程8、設(shè)計(jì)時(shí)怎樣選擇CPLD和FPGA器件I/O口定義：資源是否夠用邏輯資源：GLB查閱宏單元庫(kù)（門、觸發(fā)器、

3、計(jì)數(shù)器、MUX等，約200種）方程實(shí)現(xiàn)部分的估算資源利用率：（取50%）9、指出時(shí)序電路描述定義方式，給出CLK信號(hào)上升沿檢測(cè)語(yǔ)句用不完整條件語(yǔ)句定義時(shí)序電路CLKEVENT AND CLK = 1risen_edge(CLK)10、指出端口模式BUFFER與INOUT的不同之處INOUT：輸入輸出端口BUFFER：只能將輸出的數(shù)據(jù)反饋輸入，不能輸入外部數(shù)據(jù)11、給出PROM、FPLA、PAL、GAL結(jié)構(gòu)異同點(diǎn)與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)12、給出CPLD和FPGA的主要異同CPLD：基于乘積項(xiàng)，編程FPGA：基于查

4、找表，配置13、給出信號(hào)、變量的異同點(diǎn)。數(shù)據(jù)對(duì)象基本用法適用范圍賦值表示和特性Signal電路中信號(hào)連線整個(gè)結(jié)構(gòu)體內(nèi)= 進(jìn)程最后賦值Variable進(jìn)程中數(shù)據(jù)存儲(chǔ)進(jìn)程中使用:=立即賦值14、列舉5條以上VDHL與計(jì)算機(jī)語(yǔ)言的主要不同之處VHDL是硬件描述語(yǔ)言，用于硬件器件的設(shè)計(jì)；實(shí)體定義元件的輸入輸出接口；結(jié)構(gòu)體定義元件的行為邏輯功能；數(shù)據(jù)對(duì)象信號(hào)用于描述電路中信號(hào)連線；進(jìn)程必須由敏感信號(hào)的變化來啟動(dòng)；信號(hào)上升下降沿事件監(jiān)測(cè)；用不完整條件語(yǔ)句定義時(shí)序電路；仿真延時(shí)、固有延時(shí)和傳輸延時(shí)賦值。15、給出基于EDA工具的FPGA/CPLD開發(fā)的4個(gè)關(guān)鍵流程設(shè)計(jì)輸入、綜合、適配、編程下載16、簡(jiǎn)例說明

5、三種延時(shí)固有延時(shí)：B = A? After 20 ns;傳輸延時(shí)：B = TRSPORT After 20 ns仿真延時(shí)17、簡(jiǎn)述自頂向下的系統(tǒng)建模及層次結(jié)構(gòu)設(shè)計(jì)方法EDA自頂向下（TOPDOWN）設(shè)計(jì)方法：頂：系統(tǒng)行為模型頂層器件；向下：系統(tǒng)逐層分為子系統(tǒng)元件和子元件。硬件抽象級(jí)的模型：系統(tǒng)級(jí)（system）描述系統(tǒng)級(jí)行為功能和體系結(jié)構(gòu)模型；算法級(jí)（algorithm）描述算法結(jié)構(gòu)實(shí)現(xiàn)和運(yùn)行模型； RTL級(jí)（Register Transfer Level）描述數(shù)據(jù)數(shù)動(dòng)模型;門級(jí)（gate-level）描述邏輯門以其之間的連接模型;開關(guān)級(jí)（switch-level）描述器件和存儲(chǔ)節(jié)點(diǎn)以其之間連

6、接模型。層次結(jié)構(gòu)設(shè)計(jì)：頂層系統(tǒng)（器件）設(shè)計(jì)，將系統(tǒng)向下分解為子系統(tǒng)（元件）；對(duì)系統(tǒng)進(jìn)行功能（行為和算法）描述、定義和仿真，頂層邏輯電路及其HDL編程；子系統(tǒng)（元件）設(shè)計(jì)，如果需要，可將子系統(tǒng)逐層向下分解；為子系統(tǒng)（元件）；進(jìn)行邏輯功能描述、定義和仿真，下層邏輯電路及其HDL編程；對(duì)器件和元件HDL程序進(jìn)行綜合，生成RTL邏輯電路，進(jìn)行邏輯功能和時(shí)序仿真和驗(yàn)證；目標(biāo)器件適配，引腳鎖定，時(shí)序仿真驗(yàn)證，生成目標(biāo)芯片網(wǎng)表文件；編程下載或配置，硬件調(diào)試和驗(yàn)證。18、簡(jiǎn)述CPLD編程和FPGA配置的主要異同CPLD編程：基于非揮發(fā)存儲(chǔ)技術(shù)編程，利用ISP或JTAG接口下載設(shè)計(jì)文件。FPGA配置：基于SRA

7、M查找表的編程單元，利用FPGA的在線可重配置（ICR）特性，下載設(shè)計(jì)文件，每次上電，需重新配置。19、給出“自頂向下”設(shè)計(jì)流程的優(yōu)點(diǎn)（不少于4個(gè)）設(shè)計(jì)人員不受芯片結(jié)構(gòu)的約束，進(jìn)行最適應(yīng)市場(chǎng)需求的設(shè)計(jì)，避免再設(shè)計(jì)風(fēng)險(xiǎn)，縮短產(chǎn)品的上市周期。設(shè)計(jì)成果的再利用得以保證。(IP) 采用結(jié)構(gòu)化開發(fā)手段，一旦系統(tǒng)基本功能結(jié)構(gòu)確定，可以實(shí)行多人、多任務(wù)并行工作方式。選擇實(shí)現(xiàn)系統(tǒng)的目標(biāo)器件的類型、規(guī)模，硬件結(jié)構(gòu)的自由度更大。20、在進(jìn)程中，是否允許同一信號(hào)有多個(gè)驅(qū)動(dòng)源（賦值源）？例如：SINGALA, B, C, Y, Z:INTEGER;PROCESS(A, B, C)BEGINY = A + B;Z =C

8、 X;Y = B;END PROCESS;其中Y多次賦值，Y有結(jié)果嗎？簡(jiǎn)述理由。在進(jìn)程中，可以允許同一信號(hào)有多個(gè)賦值源，即Y允許多次賦值，Y的最終結(jié)果為B。 當(dāng)進(jìn)程被啟動(dòng)后，信號(hào)賦值將自上而下順序執(zhí)行，但第一項(xiàng)賦值不會(huì)發(fā)生，因?yàn)閅的最后一項(xiàng)驅(qū)動(dòng)源是B，因此Y被賦值B。21、用MAX+PLUS仿真時(shí)，如何將仿真結(jié)果從默認(rèn)的二進(jìn)制改為十進(jìn)制顯示？在Value一欄雙擊，就會(huì)出現(xiàn)Enter Group對(duì)話框，其中BIN為二進(jìn)制；DEC為十進(jìn)制；OCT為八進(jìn)制；HEX為十六進(jìn)制。選中DEC，并確認(rèn)即可。22、VHDL中有哪幾種主要的并行語(yǔ)句？進(jìn)程語(yǔ)句；塊語(yǔ)句；并行信號(hào)賦值語(yǔ)句；元件例化語(yǔ)句；生成語(yǔ)句；并

9、行過程調(diào)用語(yǔ)句23、VHDL中基本的順序語(yǔ)句有哪些？（變量）賦值語(yǔ)句；流程控制語(yǔ)句；等待語(yǔ)句；子程序調(diào)用語(yǔ)句；返回語(yǔ)句；空操作語(yǔ)句。24、在MAX+PLUS中，如何查找低速的目標(biāo)芯片？在選擇芯片時(shí)，將Show Only Fastest Speed Grades復(fù)選框中的勾號(hào)去掉。25、在MAX+PLUS中，保存文本文件時(shí)，對(duì)文件名及存儲(chǔ)路徑有何要求？文件名必須與實(shí)體名一致，且文件名中不可出現(xiàn)空格和中文字符；文件的存儲(chǔ)路徑中不得出現(xiàn)中文字符，且不得將文件存于根目錄下。26、Max+Plus的編譯窗口包含幾個(gè)功能模塊？編譯器網(wǎng)表文件提取器（Compiler Netlist Extractor）；基本編譯文件建立器（Database Builder）；邏輯綜合器（Logic Synthesizer）；邏輯分割器（Partitioner）；適配器（結(jié)構(gòu)綜合器或布局布線器）Fitter時(shí)序仿真網(wǎng)表文件提取器（T