1位二進制全加器的VHDL描述

1、1位二進制全加器的VHDL描述 EDA 技術實用教程圖4-10 半加器h_adder電路圖及其真值表 1.1 半加器描述 1位二進制全加器的VHDL描述 圖4-11 全加器f_adder電路圖及其實體模塊 1.1 半加器描述 1位二進制全加器的VHDL描述 1.1 半加器描述 1位二進制全加器的VHDL描述 【例4-16】LIBRARY IEEE; -半加器描述(1)：布爾方程描述方法USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENT

2、ITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b) ; co = a AND b ; END ARCHITECTURE fh1; 【例4-17】LIBRARY IEEE; -半加器描述(2)：真值表描述方法USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is

3、SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; -定義標準邏輯位矢量數(shù)據(jù)類型BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; 1.1 半加器描述 1位二進制全加器的VHDL描述 【例4-18】 LIBRARY IEEE ; -或門邏輯描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGI

4、C ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c ain，b=bin，co=d，so=e);-例化語句 u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; 1.2 CASE語句 1位二進制全加器的VHDL描述 1. CASE語句 CASE ISWhen = ; . ; ；When = ; . ; ；.WHEN OTHERS = ;END CASE ； 1.2 CASE

5、語句 1位二進制全加器的VHDL描述 2. 標準邏輯矢量數(shù)據(jù)類型 STD_LOGIC_VECTOR STD_LOGIC 在使用STD_LOGIC_VECTOR中，必須注明其數(shù)組寬度，即位寬，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) B = 01100010 ; - B(7)為 0 B(4 DOWNTO 1) = 1101 ; - B(4)為 1 B(7 DOWNTO 4) = A ; - B(6)等于 A(2) 1.2 CASE語句 1位二進制全加器的VHDL描述 3. 并置操作符 SIGNAL a : STD_LOGIC_VECTOR (3 D