現(xiàn)代數(shù)字系統(tǒng)設(shè)計在線考試資料

1、第 14/* Arabic14 頁現(xiàn)代數(shù)字系統(tǒng)設(shè)計在線考試復(fù)習資料2021版一、單選題1.SOPC的中文意思是()。A.電子設(shè)計自動化B.硬件描述語言C.片上可編程系統(tǒng)D.片上系統(tǒng)答案：C2.XPS是Xilinx公司提供的()。A.嵌入式系統(tǒng)的集成硬件設(shè)計和仿真工具B.編輯FPGA的I/O引腳和面積約束相關(guān)的用戶約束文件的工具C.實現(xiàn)FPGA/CPLD的配置和通信的工具D.實現(xiàn)FPGA的時序分析工具答案：A3.CLB的中文意思是()。A.有限狀態(tài)機B.復(fù)雜可編程邏輯器件C.可編程邏輯塊D.硬件描述語言答案：C4.LUT的中文意思是()。A.可編程門陣列B.查找表C.集成電路D.知識產(chǎn)權(quán)答案：B

2、5.根據(jù)配置數(shù)據(jù)線數(shù),串行配置是以什么方式將配置數(shù)據(jù)載入可編程器件?A.比特(bit)B.字節(jié)(Byte)C.幀結(jié)構(gòu)D.通用IP方式答案：A6.從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計型兩類。統(tǒng)計型結(jié)構(gòu)代表是()。A.FPGAB.CPLDC.PLAD.GAL答案：A7.IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位,IP核是指()。A.知識產(chǎn)權(quán)核B.互聯(lián)網(wǎng)協(xié)議C.網(wǎng)絡(luò)地址D.智能外設(shè)答案：A8.基于XilinxFPGA的IP核開發(fā)工具是()。A.CoreGeneratorB.XSTC.FloorplannerD.iMPACT答案：A9.關(guān)于VerilogHDL中的數(shù)字,請找出以下數(shù)字中最大的一個是

3、()。A.8b1111_1110B.9o276C.8d170D.8h3E答案：A10.用VerilogHDL的assign語句建模的方法一般稱為()方法。A.連續(xù)賦值B.并行賦值C.串行賦值D.函數(shù)賦值答案：A11.VerilogHDL的標識符使用字母的規(guī)則是()。A.大小寫相同含義B.大小寫不同含義C.只允許大寫字母D.只允許小寫字母答案：B12.VerilogHDL的端口聲明語句中,聲明端口為輸入端口的關(guān)鍵字是()。A.inputB.INPUTC.OUTPUTD.output答案：A13.iMPACT的功能是()A.實現(xiàn)結(jié)果的時序分析B.實現(xiàn)FPGA/CPLD的配置和通信C.編輯指導(dǎo)實現(xiàn)步

4、驟的用戶約束文件D.手工布局布線答案：B14.EDK套件是Xilinx公司提供的()。A.FPGA綜合工具B.嵌入式系統(tǒng)的集成開發(fā)解決方案C.實現(xiàn)FPGA/CPLD的配置和通信的工具D.編輯FPGA的I/O引腳和面積約束相關(guān)的用戶約束文件的工具答案：B15.ISESimulator的功能是()A.HDL源碼的生成與編輯B.原路圖的設(shè)計與輸入C.綜合工具D.仿真工具答案：D16.在()下嵌入式處理器可以無外設(shè)、無總線結(jié)構(gòu)和無實時操作系統(tǒng),但是可以執(zhí)行復(fù)雜的狀態(tài)機和算術(shù)運算,達到可高或可低的性能,以及最低的成本。A.狀態(tài)機模式B.單片機模式C.定制嵌入模式D.自定義模式答案：A17.設(shè)計校驗過程包

5、括:功能仿真、時序仿真、和()。A.門級仿真B.數(shù)據(jù)流仿真C.器件測試D.行為級仿真答案：C18.從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計型兩類。確定型結(jié)構(gòu)的代表是()。A.SDRAMB.CPLDC.FPGAD.SRAM答案：B19.常用的兩種HDL語言是:VerilogHDL和()。A.VHDLB.HDLVC.DLVHD.ABLH答案：A20.把基于電可擦除存儲單元的EEPROM或Flash技術(shù)的CPLD的在系統(tǒng)下載稱為()。A.配置B.ICRC.JTAGD.編程答案：D21.可編程邏輯器件PLD屬于()電路。A.半用戶定制B.全用戶定制C.自動生成D.非用戶定制答案：A22.目前Xilinx

6、公司生產(chǎn)的FPGA主要采用了哪種配置存儲器結(jié)構(gòu)?A.SRAMB.PROMC.E2PROMD.FLASH答案：A23.EDA軟件工具大致可以由五個模塊構(gòu)成,分別是設(shè)計輸入編輯器、HDL綜合器,適配器.下載器和()。A.仿真器B.在線邏輯分析儀C.IPcore生成器D.功率測試器答案：A24.FPGA所基于的可編程結(jié)構(gòu)是()。A.PLDB.乘積項結(jié)構(gòu)C.LUT結(jié)構(gòu)D.SDRAM答案：C25.FPGA/CPLD設(shè)計流程為:原理圖/HDL文本輸入()綜合適配()編程下載硬件測試A.功能仿真、時序仿真B.時序仿真,功能仿真C.功能約束,時序約束D.時序約束,功能約束答案：A26.具有對工藝技術(shù)的適應(yīng)性很

7、強,可以方便地移植到新的工藝中。但是預(yù)測時序、面積與功率諸方面的性能較困難的IPCORE稱為()。A.硬IPB.固IPC.軟IPD.都不是答案：C27.一般把EDA技術(shù)的發(fā)展分為()個階段。A.2B.3C.4D.5答案：B28.具有確保性能,如速度、功耗的優(yōu)點,同時也具有一般不允許更改,難以轉(zhuǎn)移到新工藝或集成到新結(jié)構(gòu)中,不可重配置的IPCORE稱為()。A.硬IPB.固IPC.軟IPD.都不是答案：A29.設(shè)a=2,b=0,則下列式子中等于X的是()。A.a&bB.a|bC.!aD.x&a答案：D30.不完整的if語句,其綜合結(jié)果可實現(xiàn)()。A.時序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)

8、控制電路答案：A31.下列標識符中,在VerilogHDL中不合法的標識符是()。A.State0B.9moonC.Not_Ack_0D.signal$答案：B32.在VerilogHDL的端口聲明語句中,用()關(guān)鍵字聲明端口為雙向端口。A.inoutB.INOUTC.BUFFERD.buffer答案：A33.XST的功能是()A.HDL源碼的生成與編輯B.原路圖的設(shè)計與輸入C.綜合工具D.仿真工具答案：C34.ESC的功能是()A.HDL源碼的生成與編輯B.原路圖的設(shè)計與輸入C.綜合工具D.仿真工具答案：B35.按仿真電路描述級別的不同,HDL仿真器可以單獨或綜合完成以下仿真步驟:系統(tǒng)級仿真

9、、行為級仿真、RTL仿真和()。A.門級時序仿真B.數(shù)據(jù)流仿真C.行為級仿真D.寄存器傳輸級仿真答案：A36.VerilogHDL是在哪一年正式推出的?A.1983B.1985C.1987D.1989答案：A37.基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法是()。A.自底向上B.自頂向下C.積木式D.頂層答案：B38.在EDA工具中,能完成在目標系統(tǒng)器件上布局布線的軟件稱為()。A.仿真器B.綜合器C.適配器D.下載器答案：C39.設(shè)計輸入完成之后,應(yīng)立即對文件進行()。A.編譯B.編輯C.下載測試D.時序仿真答案：A40.綜合是EDA設(shè)計流程的關(guān)鍵步驟,綜合就是把抽象設(shè)計層次中的一種

10、表示轉(zhuǎn)化成另一種表示的過程;在下面對綜合的描述中,錯誤是()。A.綜合就是將電路的高級語言轉(zhuǎn)化成低級的,可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件B.綜合是純軟件的轉(zhuǎn)換過程,與器件硬件結(jié)構(gòu)無關(guān);為實現(xiàn)系統(tǒng)的速度、面積、性能的要求,需要對綜合加以約束,稱為綜合約束C.綜合可理解為,將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程,并且這種映射關(guān)系不是唯一的D.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求,需要對綜合加以約束,稱為綜合約束答案：B41.嵌入式系統(tǒng)的軟件一般由嵌入式操作系統(tǒng)和()組成。A.實時操作系統(tǒng)B.應(yīng)用軟件C.驅(qū)動軟件D.軟件答案：B42.嵌入式系統(tǒng)的架構(gòu)可分為:處理器、儲存

11、單元、輸入/輸出接口和()。A.嵌入式操作系統(tǒng)B.應(yīng)用軟件C.驅(qū)動軟件D.軟件答案：D43.根據(jù)配置數(shù)據(jù)線數(shù),并行配置一般以什么為單位向可編程器件載入配置數(shù)據(jù)?A.比特(bit)B.字節(jié)(Byte)C.幀結(jié)構(gòu)D.通用IP方式答案：B44.CPLD可編程邏輯是基于()。A.LUT結(jié)構(gòu)B.乘積項結(jié)構(gòu)C.PLDD.CLB答案：B45.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類,下列對FPGA結(jié)構(gòu)與工作原理的描述中,正確的是()。A.FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件B.FPGA是全稱為復(fù)雜可編程邏輯器件C.基于SRAM的FPGA器件,在每次上電后必須進行一次配置D.在Altera公司生產(chǎn)的器

12、件中,MAX7000系列屬FPGA結(jié)構(gòu)答案：C46.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類,下列對CPLD結(jié)構(gòu)與工作原理的描述中,正確的是()。A.CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱B.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件C.CPLD中的編程數(shù)據(jù)掉電后消失D.在Altera公司生產(chǎn)的器件中,FLEX10K系列屬CPLD結(jié)構(gòu)答案：D47.帶有平面規(guī)劃信息的網(wǎng)表的IPCORE稱為()。A.硬IPB.固IPC.軟IPD.都不是答案：B48.提供經(jīng)驗證的具有特定電路功能的集成電路版圖的IPCORE稱為()。A.硬IPB.固IPC.軟IPD.都不是答案：A49.下列運算符優(yōu)先級最高的是(

13、)A.!B.+C.&D.答案：A50.在VerilogHDL的邏輯運算中,設(shè)A=8b11010001,B=8b00011001,則表達式“A&B”的結(jié)果為()。A.8b00010001B.8b11011001C.8b11001000D.8b00110111答案：A51.設(shè)a=1b1,b=3b101,c=4b1010則X=a,b,c的值等于()。A.7b1101100B.8b10101011C.8b11010101D.8b11011010答案：D52.在VerilogHDL的always塊本身是()語句。A.順序B.并行C.順序或并行D.串行答案：B53.HDLEditor的功能是()A.HDL

14、源碼的生成與編輯B.原路圖的設(shè)計與輸入C.綜合工具D.仿真工具答案：A54.下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計,那一種說法是不正確的()。A.原理圖輸入設(shè)計方法直觀便捷,但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計;B.原理圖輸入設(shè)計方法無法對電路進行功能描述;C.原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法;D.原理圖輸入設(shè)計方法也可進行層次化設(shè)計。答案：B55.HDL綜合器就是邏輯綜合的過程,把可綜合的VHDL/VerilogHDL轉(zhuǎn)化成硬件電路時,包含了三個過程,分別是()。A.輸入、輸出、下載B.轉(zhuǎn)化、優(yōu)化、映射C.分析、編譯、布局布線D.仿真、分析、下載答案：B56.下列EDA

15、軟件中,哪一個不具有邏輯綜合功能:()。A.ISEB.SynplifyC.QuartusIID.ModelSim答案：D57.FPGA在布局布線后進行的后仿真,考慮布線延時,和芯片實際的工作情況更加接近,則這是什么仿真?A.功能仿真B.模塊仿真C.時序仿真D.系統(tǒng)仿真答案：C58.EDA軟件工具大致可以由五個模塊構(gòu)成,分別是設(shè)計輸入編輯器、HDL綜合器、適配器、仿真器和()。A.下載器B.分析器C.計算器D.測試器答案：A59.在EDA工具中,能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件為()。A.仿真器B.綜合器C.適配器D.下載器答案：B60.將設(shè)計的系統(tǒng)按照EDA開發(fā)軟件要求的某種形式表

16、示出來,并送入計算機的過程,稱為()。A.設(shè)計的輸入B.設(shè)計的輸出C.仿真D.綜合答案：A二、判斷題61.從互連結(jié)構(gòu)的角度,CPLD是統(tǒng)計型PLD,它的每次布線一般無法確切預(yù)知線路的延時。答案：錯誤62.CPLD掉電后,芯片內(nèi)的數(shù)據(jù)不消失,數(shù)據(jù)保密性好。答案：正確63.FPGA、CPLD是低密度可編程邏輯器件。答案：錯誤64.FPGA的串行配置是以比特為單位將配置數(shù)據(jù)載入可編程器件。答案：錯誤65.IPCORE在FPGA技術(shù)中的中文意思是知識產(chǎn)權(quán)芯核。答案：正確66.FirmCore的中文意思是硬核。答案：錯誤67.iMPACT是基于XilinxFPGA的IP核開發(fā)工具。答案：錯誤68.IPC

17、ORE的使用可以使設(shè)計師不必了解芯片設(shè)計所有的技術(shù),提高的設(shè)計可靠性,加快了設(shè)計進度。答案：正確69.在VerilogHDL的端口聲明語句中,用input作為關(guān)鍵字聲明端口為雙向端口。答案：錯誤70.在VerilogHDL的邏輯運算中,設(shè)A=8b11010001,B=8b00011001,則表達式“A&B”的結(jié)果為8b10011001。答案：錯誤71.ESC是ISE提供的原理圖設(shè)計與輸入工具。答案：正確72.原理圖輸入設(shè)計方法直觀便捷,但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計。答案：正確73.HDL的中文意思是:硬件描述語言答案：正確74.FPGA的并行配置一般以字節(jié)為單位向可編程器件載入配置數(shù)據(jù)。

18、答案：正確75.EDO的中文意思是:中央處理器。答案：錯誤76.CPLD的可編程是主要基于與或陣列可編程結(jié)構(gòu)。答案：正確77.DSP的中文意思是:數(shù)字信號處理。答案：正確78.把基于電可擦除存儲單元的EEPROM或Flash技術(shù)的CPLD的在系統(tǒng)下載稱為配置,這個過程就是把編程數(shù)據(jù)寫入E2CMOS單元陣列的過程。答案：錯誤79.設(shè)計輸入是把系統(tǒng)設(shè)計的下載或配置文件,通過編程電纜按一定的格式裝入一個或多個PLD的編程存儲單元,以便進行硬件測試和器件測試。答案：錯誤80.FPGA的配置模式有從動串行模式、從動并行模式、主動串行模式、主動并行模式、以及JTAG模式。答案：正確81.功能仿真是在選擇了

19、具體器件并完成布局布線之后進行的快速時序檢驗,可以對設(shè)計性能做整體的分析,其結(jié)果與實際器件工作情況基本相同。答案：錯誤82.軟IP核與硬IP核并非對立關(guān)系,通常供應(yīng)商會同時提供完成同一種功能的軟IP核和硬IP核,而后由客戶按自己的需要進行選擇。答案：正確83.時序仿真用于驗證設(shè)計的邏輯功能,沒有延時信息,對初步的邏輯功能檢測非常方便。答案：錯誤84.CoreGenerator是基于XilinxFPGA的IP核開發(fā)工具。答案：正確85.在FPGA設(shè)計過程中,從設(shè)計輸入文件到生成編程數(shù)據(jù)文件的編譯過程稱為設(shè)計處理。答案：正確86.IPCore復(fù)用指的是在設(shè)計新產(chǎn)品時采用已有的各種功能模塊,即使進行

20、修改也是非常有限的,這樣可以減少設(shè)計的人力和風險,縮短設(shè)計周期,確保優(yōu)良品質(zhì)。答案：正確87.將設(shè)計的系統(tǒng)按照EDA開發(fā)軟件要求的某種形式表示出來,并送入計算機的過程,稱為綜合。答案：錯誤88.通用IPCore市場門檻高,利潤高,競爭較少。答案：錯誤89.根據(jù)VerilongHDL的語法,timescale1ns/100ps中1ns代表時間精度,100ps代表時間單位。答案：錯誤90.根據(jù)VerilongHDL的語法要求,設(shè)a=1b1,b=3b101,c=4b1010,則X=a,b,c的值等于8b11010101。答案：錯誤91.Xpower的功能是實現(xiàn)FPGA/CPLD的配置和通信。答案：錯

21、誤92.Floorplanner的功能是低層物理布局布線。答案：正確93.ASIC的中文意思是:專用集成電路。答案：正確94.CAD的中文意思是:中央處理器。答案：錯誤95.PLD的中文意思是:可編程邏輯器件。答案：正確96.FPGA、CPLD是低密度可編程邏輯器件。答案：錯誤97.在EDA工具中,能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件為適配器。答案：錯誤98.基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為自底向上設(shè)計法。答案：錯誤99.綜合可理解為,將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程,并且這種映射關(guān)系不是唯一的。答案：正確100.FPGA的中文全稱是:復(fù)雜可編程邏輯塊答案：錯誤101.FPGA的從動配置由外部處理器控制配置過程。答案：正確102.把基于電可擦除存儲單元的EEPROM或Flash技術(shù)的CPLD的在系統(tǒng)下載稱為配置。答案：錯誤103.FPGA可編程邏輯是基于查找表結(jié)構(gòu)。答案：正確10