數(shù)字邏輯設(shè)計(jì)及應(yīng)用-

1、Chapter 9 Memory, CPLD and FPGA ( 存儲(chǔ)器、CPLD和FPGA)Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)1 基于Xilinx FPGA的動(dòng)態(tài)可重構(gòu)配置課程 Xilinx 大學(xué)教師WorkShop 講師為來(lái)自美國(guó)XILINX 大學(xué)計(jì)劃部資深外籍講師 本課程介紹了如何利用 ISE、PlanAhead 與嵌入式開(kāi)發(fā)套件（EDK）軟件工具構(gòu)建、實(shí)現(xiàn)和下載可部分重配置（PR）FPGA 設(shè)計(jì)2 基于Xilinx FPGA的動(dòng)態(tài)可重構(gòu)配置課程 Xilinx 大學(xué)教師WorkShop本次培訓(xùn)配備硬件實(shí)驗(yàn)平臺(tái)參加者可以現(xiàn)場(chǎng)動(dòng)

2、手操作和演示申請(qǐng)?jiān)瓘S正版軟件的捐贈(zèng)（$5,000.00)3 http:/ http:/￥560.00 $79.00 $59.00 $49.00 About student pricing Shipping immediatelyBasys2 FPGA BoardXilinx Spartan 3E FPGA (100K or 250K gates) Intended for use with ISE or Webpack Digilent USB2 port providing board power, programming, and data transfers VGA & PS/2 con

3、nectors4Basys2 FPGA Board5 http:/ http:/￥1180.00 $149.00 $99.00About student pricing Shipping immediatelyNexys2 FPGA BoardXilinx Spartan-3E FPGA (500K or 1200K gates) Intended for use with ISE, Webpack, or EDK Digilent USB2 port providing board power, programming, and data transfers 16MB Micron Cell

4、ularRAM, 4MB Numonyx StrataFlash, VGA, RS-232, high-speed expansion connector6Nexys2 FPGA Board 7 基于Xilinx FPGA的動(dòng)態(tài)可重構(gòu)配置課程 西安電子科技大學(xué) 每天鍛煉一小時(shí)，健康工作五十年，幸福生活一輩子EDAEDA技術(shù)數(shù)字系統(tǒng)EDA技術(shù)8 Memory (半導(dǎo)體存儲(chǔ)器)LSI在應(yīng)用上分類：專用型，為專門(mén)設(shè)備或用途而設(shè)計(jì) 通用型，可用在不同數(shù)字設(shè)備中在制造工藝上分類：雙極型 MOS型半導(dǎo)體存儲(chǔ)器指能夠存儲(chǔ)大量二值數(shù)據(jù)的半導(dǎo)體器件，按功能可分為： 只讀存儲(chǔ)器（READONLY MEMORY，R

5、OM） 信息數(shù)據(jù)可長(zhǎng)期掉電保存于器件之中 隨機(jī)存取存儲(chǔ)器（RANDOMACCESS MEMORY，RAM） 可隨時(shí)讀出或?qū)懭霐?shù)據(jù)、數(shù)據(jù)斷電丟失Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)9 各種存儲(chǔ)器中結(jié)構(gòu)最簡(jiǎn)單的一種。在正常工作時(shí)它存儲(chǔ)的數(shù)據(jù)是固定不變的，只能讀出，不能隨時(shí)寫(xiě)入，故稱只讀存儲(chǔ)器。分類：使用的器件類型:二極管ROM雙極型三極管ROMMOS管ROM數(shù)據(jù)的寫(xiě)入方式:固定ROM：無(wú)法更改，出廠時(shí)已定可編程ROM（PROM）：用戶只可寫(xiě)入一次可擦可編程ROM（EPROM）：可寫(xiě)可擦，但費(fèi)時(shí)長(zhǎng)，操作復(fù)雜電抹可編程ROM（E2PROM）只

6、讀存儲(chǔ)器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)10ROM電路都包含地址譯碼器、存儲(chǔ)單元矩陣和輸出緩沖器三個(gè)部分：地址譯碼（與陣列） 字線存儲(chǔ)矩陣（或陣列） 位線 輸出緩沖（三態(tài)門(mén)控制）只讀存儲(chǔ)器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)11 二極管ROMA1A0VCCW0W1W2W3D3D2D1D0D3D2D1D0存儲(chǔ)矩陣地址譯碼器或陣與陣固定ROM: 掩模只讀存儲(chǔ)器 兩 位地址輸入: A1 ，A0；

7、四 位數(shù)據(jù)輸出: D3，D2，D1，D0；存 儲(chǔ)單元為二極管；存儲(chǔ)容 量 為 4 4 位。只讀存儲(chǔ)器（READONLY MEMORY，ROM）12工作原理：地址譯碼器將地址A1A0譯成W0W3中的一個(gè)高電平輸出信號(hào)。存儲(chǔ)矩陣實(shí)際上是一個(gè)編碼器，當(dāng)W0W3輸出高電平信號(hào)，則在D0D3輸出一個(gè)四 位二值代碼。A1A0=10, W2=1, W0=W1=W3=0, 只有D2一根位線與W2之間有二極管，二極管導(dǎo)通，D2=1,D0=D1=D3=0 D3D2D1D0=0100只讀存儲(chǔ)器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏

8、輯設(shè)計(jì)及應(yīng)用)13二極管ROM的結(jié)點(diǎn)圖（陣列圖）A1A0W0W1W2W3D3D2D1D0D3D2D1D0最小項(xiàng)14NMOS管存儲(chǔ)矩陣W0W1W2W3D3D2D1D0VDD交叉點(diǎn)處接有MOS管時(shí)相當(dāng)于存1，沒(méi)有MOS管時(shí)相當(dāng)于存0。交叉點(diǎn)的數(shù)目稱為存儲(chǔ)單元數(shù)，用4（字?jǐn)?shù)） 4（位數(shù)）表示。固定ROM電路結(jié)構(gòu)簡(jiǎn)單，集成度高，價(jià)格便宜，存儲(chǔ)數(shù)據(jù)由工廠制造時(shí)固化，數(shù)據(jù)不可改寫(xiě)用存儲(chǔ)器實(shí)現(xiàn)組合邏輯函數(shù):地址譯碼器輸出全部最小項(xiàng)利用存儲(chǔ)單元的或門(mén)輸出構(gòu)成所需組合邏輯的最小項(xiàng)和15可編程只讀存儲(chǔ)器 PROM：所有的存儲(chǔ)單元均為0或1，可根據(jù)需要改寫(xiě)一次存入數(shù)據(jù)（編程）的方法：熔斷法，PN結(jié)擊穿法出廠時(shí)所有存

9、儲(chǔ)單元為1，用戶可寫(xiě)入0只能寫(xiě)入一次：令字線為高電平，位線上施加負(fù)高壓脈沖熔絲型PROM的存儲(chǔ)單元PROM管的結(jié)構(gòu)原理圖16EPROM：可根據(jù)需要改寫(xiě)多次，將存儲(chǔ)器原有的信息抹去，再寫(xiě)入新的信息，允許改寫(xiě)幾百次方法：利用雪崩擊穿，采用特殊的雪崩注入MOS管或疊柵注入MOS管擦除方式：紫外線照射特點(diǎn)：擦除操作復(fù)雜，速度慢，正常工作時(shí)不能隨意改寫(xiě)E2PROM：允許改寫(xiě)10010000次方法：利用隧道效應(yīng)，采用具有兩個(gè)柵極的特制NMOS管和一個(gè)普通NMOS管只讀存儲(chǔ)器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)

10、用)17E2PROM：允許改寫(xiě)10010000次擦除方式：加電特點(diǎn)：擦除操作簡(jiǎn)單，速度快，正常工作時(shí)最好不要隨意改寫(xiě)Flash Memory:快閃存儲(chǔ)器方法：采用特殊的單管疊柵MOS管，寫(xiě)入用雪崩注入，擦除利用隧道效應(yīng)擦除方式：加電特點(diǎn)：擦除操作簡(jiǎn)單，集成度高，容量大只讀存儲(chǔ)器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)18例1用一個(gè)ROM實(shí)現(xiàn)如下函數(shù)，并畫(huà)出其結(jié)點(diǎn)圖將函數(shù)寫(xiě)成最小項(xiàng)之和的形式確定地址和輸出輸入變量 為A、B、C、D，地址為4位；函數(shù)F1、F2，輸出為2個(gè)，應(yīng)選用24 2的ROMROM

11、的應(yīng)用實(shí)現(xiàn)組合邏輯函數(shù)，代碼轉(zhuǎn)換，字符發(fā)生器，數(shù)學(xué)函數(shù)表，實(shí)現(xiàn)時(shí)序電路中組合邏輯部分ROM也可按RAM的級(jí)聯(lián)方式擴(kuò)展19畫(huà)結(jié)點(diǎn)圖DCW1W2W3F1F2D2D1W4W7W9W10W5W6W8W11W12W14W15W13BAW0只讀存儲(chǔ)器（READONLY MEMORY，ROM）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)20例2用一個(gè)ROM實(shí)現(xiàn)二進(jìn)制碼到格雷碼的轉(zhuǎn)換 確定地址和輸出輸入變量 為B3、B2、B1、B0，地址為4位；函數(shù)R0、R1、R2 、R3 ，輸出為4個(gè)，應(yīng)選用24 4的ROM21畫(huà)結(jié)點(diǎn)圖B0B1W1W2W3R1R2D1D2

12、W4W7W9W10W5W6W8W11W12W14W15W13B2B3W0R3R0D3D4只讀存儲(chǔ)器（READONLY MEMORY，ROM）22 隨機(jī)存取存儲(chǔ)器(RAM)在使 用RAM時(shí)可以 隨時(shí)從任 一指 定 地址取 出（讀出）數(shù)據(jù)，也可以 隨時(shí)將數(shù)據(jù)存入（寫(xiě)入）任 何指 定 地址的存儲(chǔ)單元 中 去。優(yōu) 點(diǎn)：讀寫(xiě)方便 ，使 用靈 活。缺 點(diǎn)：存在易 失 性 ，一旦 斷 電所 存儲(chǔ)的數(shù)據(jù)便會(huì)丟失 ，不利 于 數(shù)據(jù)長(zhǎng)期保 存 。按 存儲(chǔ)單 元 的特性 分 為：SRAM：靜 態(tài) 隨機(jī) 存儲(chǔ)器DRAM：動(dòng) 態(tài) 隨機(jī) 存儲(chǔ)器Digital Logic Design and Application (數(shù)

13、字邏輯設(shè)計(jì)及應(yīng)用)23 SRAM的結(jié)構(gòu)框圖 SRAM的結(jié)構(gòu)及工作原理RAM電路通常由存儲(chǔ)矩陣、地址譯碼器和讀/寫(xiě)控制電路三部分 組成。24存儲(chǔ)矩陣：在譯碼器和讀/寫(xiě)控制電路的控制下既可以 寫(xiě)入1或0，又可以 將所 存儲(chǔ)的數(shù)據(jù)讀出。存儲(chǔ)矩陣中 的單元 個(gè)數(shù)即存儲(chǔ)容量地址譯碼器：將輸入的地址代碼譯成某一條字線的輸出信號(hào)，使 連接在這條字線上的存儲(chǔ)單元 或讀/寫(xiě)控制電路接通，然后才能對(duì)這些單元 進(jìn)行讀或?qū)?。讀/寫(xiě)控制電路：對(duì)電路的工作狀態(tài) 進(jìn)行控制 片選輸入端CS，讀/寫(xiě)控制，輸出緩沖電路 隨機(jī)存取存儲(chǔ)器（RAM）Digital Logic Design and Application (數(shù)字邏輯設(shè)

14、計(jì)及應(yīng)用)25 =1，執(zhí)行讀操作，將存儲(chǔ)單元 里的內(nèi)容送到輸入/輸出端上； =0，執(zhí)行寫(xiě)操作，輸入/輸出線上的數(shù)據(jù)被寫(xiě)入存儲(chǔ)器；CS=1時(shí)RAM的輸入/輸出端與外部總線接通；CS=0時(shí)RAM的輸入/輸出端呈高阻態(tài) ，不能與總線交換數(shù)據(jù)； 隨機(jī)存取存儲(chǔ)器（RAM）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)26 2114的結(jié)構(gòu)框圖 X0 A3行地址譯碼器存儲(chǔ)矩陣6464輸入/輸出電路列地址譯碼器 X63 Y0 Y15 A4 A5 A6 A7 A8 A1 A2 A9I/O1I/O2I/O3I/O4 A0 G2 G1 G3 G4 G5 G6 G7

15、G8 G10 G92728共有10244=4096個(gè)存儲(chǔ)單元 ，排成6464矩陣。1024（=210），共有10個(gè)地址輸入端A0A9。 分 成兩組譯碼I/O1I/O4既是數(shù)據(jù)輸入端也是數(shù)據(jù)輸出端 =1時(shí)，門(mén)G1G8禁止，將存儲(chǔ)器內(nèi)部電路與外部連線隔離，可以 直接把I/O1I/O4與系統(tǒng)總線相連使 用。 =0， =0，G1G4工作，G5G8禁止，加到I/O1I/O4上的數(shù)據(jù)被寫(xiě)入指 定的四個(gè)存儲(chǔ)單元。 =1， =0時(shí)，門(mén)G9輸出高電平，使 緩沖器G5G8工作，門(mén)G10輸出低電平，使 G1G4禁止，這時(shí)由地址碼指 定的四個(gè)存儲(chǔ)單元 中 的數(shù)據(jù)被送到I/O1I/O4，實(shí)現(xiàn)讀操作。Digital Lo

16、gic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)29 SRAM的典型存儲(chǔ)單元： 六管NMOS靜態(tài)存儲(chǔ)單元六管CMOS靜態(tài)存儲(chǔ)單元特點(diǎn)：數(shù)據(jù)穩(wěn)定可靠 無(wú)需刷新 讀寫(xiě)速度快 工藝復(fù)雜 集成度低 30 動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM單管動(dòng)態(tài)MOS存儲(chǔ)單元典型存儲(chǔ)單元:特點(diǎn)：電路簡(jiǎn)單 集成度高 讀出信號(hào)小 需刷新31DRAM電路總體結(jié)構(gòu)： 1位輸入 1位輸出 地址分 時(shí)輸入32 RAM的擴(kuò)展當(dāng)使用一片RAM器件不能滿足存儲(chǔ)量 的需要時(shí)，可以將若干片RAM組合到一起，接成一個(gè)容量 更大的RAM。位擴(kuò)展方式: 輸入全部并接，輸出分別接出如果每一片RAM中的字?jǐn)?shù)已夠用而每個(gè)字的位數(shù)不夠用

17、時(shí)，應(yīng)采用位擴(kuò)展的連接方式，將多片RAM組合成位數(shù)更多的存儲(chǔ)器。例1 用10241位RAM接成10248位RAM。33字?jǐn)U展方式: 輸入低位和 并接，輸出全部并接 , 輸入高位通過(guò)譯碼控制片選 如果每一片RAM中的位數(shù)已夠用而字?jǐn)?shù)不夠用時(shí)，應(yīng)采用字?jǐn)U展方式（也稱地址擴(kuò)展方式）。例2. 用四片2568位RAM接成一個(gè)10248位RAM256（=28），1024（=210），每一片RAM只有八位地址輸入端，而1024為10位地址輸入端，故需增加兩位地址碼A9、A8。由于 每一片RAM的數(shù)據(jù)端I/O1I/O8都有三態(tài) 緩沖器，而它們又不會(huì) 同時(shí)出現(xiàn)低電平，故可將它們的數(shù)據(jù)端并聯(lián)起來(lái)，作為整個(gè)RAM的

18、八位數(shù)據(jù)輸入/輸出端。Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)RAM的擴(kuò)展34 RAM的字?jǐn)U展接法Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)35各片RAM電路的地址分 配Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)RAM的擴(kuò)展36 Programmable Logic Device(可編程邏輯器件)可編程邏輯器件 ( Programmable Logic Device ) 簡(jiǎn)稱PLD，是一種通用大規(guī)模集成電路，用于LSI和VLSI設(shè)計(jì)

19、中，采用軟件和硬件相結(jié)合的方法設(shè)計(jì)所需功能的數(shù)字系統(tǒng)。PLD的優(yōu)點(diǎn)：價(jià)格較便宜，操作簡(jiǎn)便，修改方便Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)37 可編程邏輯器件PLD的分類：根據(jù)有無(wú)寄存功能： 可編程組合邏輯器件 可編程時(shí)序邏輯器件。按內(nèi)部電路組成： PLA（可編程邏輯陣列） PGA（可編程門(mén)陣列）按編程方式： 熔絲編程 光擦編程 電擦編程 在線編程可擦除PLA和可擦除PGA統(tǒng)稱為可擦除PLD，簡(jiǎn)稱EPLDDigital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)38規(guī)格： 變量 輸入與陣列輸出 + 或

20、陣列輸出 任一邏輯函數(shù)都可用“與或”式表示，即任何邏輯函數(shù)都可以用一個(gè)與門(mén)陣列與一個(gè)或門(mén)陣列來(lái)實(shí)現(xiàn)。由與陣列和或陣列組成的電路叫做邏輯陣列LA 固定LA ROM（不可編程）邏輯陣列LA PROM（或陣列可編程） PLA PAL（與陣列可編程） FPLA（與、或陣列皆可編程）PLA同PROM一樣，可用熔絲編程，也可用NMOS，CMOS工藝的光擦和電擦編程?？删幊踢壿嬯嚵?PLA （Programmable Logic Array）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)39&熔絲全保留的簡(jiǎn)化符號(hào)熔絲全保留或燒斷異或門(mén)&11AB1&11VCC

21、HLLHHL40用ROM實(shí)現(xiàn)邏輯函數(shù)時(shí)，地址譯碼器的每個(gè)輸出都為一條字線，不能減少。輸出函數(shù)為標(biāo)準(zhǔn)的與或表達(dá)式。為減小芯片面積，簡(jiǎn)化譯碼器，使輸出函數(shù)為最簡(jiǎn)的與或表達(dá)式，采用FPLA。（見(jiàn)例1）FPLA與觸發(fā)器配合可構(gòu)成時(shí)序邏輯電路（見(jiàn)例2） 現(xiàn)場(chǎng)可編程邏輯陣列 FPLA （Field Programmable Logic Array）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)41用ROM實(shí)現(xiàn)邏輯函數(shù)時(shí)，地址譯碼器的每個(gè)輸出都為一條字線，不能減少。輸出函數(shù)為標(biāo)準(zhǔn)的與或表達(dá)式。FPLA規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端

22、數(shù)三者的乘積表示。用戶可進(jìn)行一次編程，使用方便（熔絲型）；也可用疊柵注入式MOS管作為存儲(chǔ)單元，如同UVEPROM 現(xiàn)場(chǎng)可編程邏輯陣列 FPLA （Field Programmable Logic Array）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)42例1DCW1W2W3F1F2D2D1W4W7W9W10W5W6W8W11W12W14W15W13BAW0414243DCW1W2W3F1F2D2D1W7W10W6W8W12BAW0492Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)FPLA

23、規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、或邏輯陣列的輸出端數(shù)三者的乘積表示。44472DCW1W2W3F1F2D2D1W4W5W7BAW645例2 用FPLA與D觸發(fā)器實(shí)現(xiàn)8421BCD計(jì)數(shù)器Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)46畫(huà)出卡諾圖47Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)48陣列圖484QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPRDigital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)49雙極型PAL：熔斷法

24、CMOSPAL：可多次擦除（紫外線擦除）PAL和觸發(fā)器可構(gòu)成時(shí)序電路可編程陣列邏輯 （Programmable Array Logic，PAL） PAL的基本組成包括：輸入互補(bǔ)緩沖;可編程與陣列；固定或陣列；特定的輸出電路;尚未編程之前，與邏輯陣列的所有交叉點(diǎn)均有熔絲接通。編程即是將有用的熔絲保留，無(wú)用的熔絲熔斷。Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)50一、PAL的基本電路結(jié)構(gòu)最簡(jiǎn)單的PAL電路結(jié)構(gòu)形式，包含一個(gè)可編程的與邏輯陣列和一個(gè)固定的或邏輯陣列。51編程后的PAL電路52二、PAL的幾種輸出電路結(jié)構(gòu)和反饋形式1. 專用輸出結(jié)構(gòu)

25、：輸出端是與或門(mén)，與或非門(mén)或者互補(bǔ)輸出結(jié)構(gòu)，即所有設(shè)置的輸出端只能作輸出用。有PAL10H8、PAL14H4、PAL10L8、PAL14L4、PAL16C1等。2. 可編程輸入/輸出結(jié)構(gòu)：PAL16L8、PAL20L10等533. 寄存器輸出結(jié)構(gòu)：帶有異或門(mén)的可編程 輸入/輸出結(jié)構(gòu)輸出三態(tài)緩沖（由與邏輯陣列控制）輸出信號(hào)互補(bǔ)反饋到與邏輯陣列中用途：產(chǎn)生復(fù)雜的組合邏輯函數(shù) 在輸出端插入D觸發(fā)器陣列，狀態(tài)及輸出均互補(bǔ)反饋到與邏輯陣列中，輸出三態(tài)緩沖由公共控制線控制用途：組成各類時(shí)序邏輯電路545. 運(yùn)算選通輸出結(jié)構(gòu)4. 異或輸出結(jié)構(gòu)PAL規(guī)格：PAL-輸入量-結(jié)構(gòu)-輸出量例：PAL14H4 14輸

26、入 4輸出 輸出正變量 專用輸出結(jié)構(gòu) PAL16R4 16輸入 4輸出 輸出反變量 寄存器輸出結(jié)構(gòu)應(yīng)用舉例： 專用輸出結(jié)構(gòu)-實(shí)現(xiàn)組合邏輯設(shè)計(jì)要點(diǎn)：計(jì)算輸出邏輯的最簡(jiǎn)與或式選擇PAL器件：輸入端 輸出端 每個(gè)輸出所含與項(xiàng)數(shù)量進(jìn)行相應(yīng)編程連接，去除未使用的與門(mén)二、PAL的幾種輸出電路結(jié)構(gòu)和反饋形式Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)555. 運(yùn)算選通輸出結(jié)構(gòu)4. 異或輸出結(jié)構(gòu)PAL規(guī)格：PAL-輸入量-結(jié)構(gòu)-輸出量例：PAL14H4 14輸入 4輸出 輸出正變量 專用輸出結(jié)構(gòu) PAL16R4 16輸入 4輸出 輸出反變量 寄存器輸出結(jié)構(gòu)應(yīng)

27、用舉例： 寄存器輸出結(jié)構(gòu)-實(shí)現(xiàn)時(shí)序邏輯設(shè)計(jì)要點(diǎn)：計(jì)算各狀態(tài)方程（驅(qū)動(dòng)方程）的最簡(jiǎn)與或式選擇PAL器件：輸入端 輸出端 每個(gè)輸出所含與項(xiàng)數(shù)量觸發(fā)器數(shù)量進(jìn)行相應(yīng)編程連接，去除未使用的與門(mén)二、PAL的幾種輸出電路結(jié)構(gòu)和反饋形式Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)56PAL的應(yīng)用例1：用PAL器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)DCBA的大小屬于05、6 10、11 15三個(gè)區(qū)間的哪一個(gè)之內(nèi)。十進(jìn)制數(shù)二進(jìn)制數(shù)Y0Y1Y2DCBA00000100100011002001010030011100401001005010110060110

28、0107011101081000010910010101010100101110110011211000011311010011411100011511110015758例2 用PAL設(shè)計(jì)一個(gè)4位循環(huán)碼計(jì)數(shù)器，并要求所設(shè)計(jì)的計(jì)數(shù)器具有置零和對(duì)輸出進(jìn)行三態(tài)控制的功能。CPY3Y2Y1Y0CQ3Q2Q1Q0C000000111111000101110120011011001300100110114011001001150111010001601010101017010001011181100000111911010001011011110000011111100000111210100010111

29、3101100100114100100110115100010111016000001111159根據(jù)上表畫(huà)出4個(gè)觸發(fā)器次態(tài) 的卡諾圖，化簡(jiǎn)后6061 通用陣列邏輯 GAL （General Array Logic）GAL是第二代的PAL，是一種寄存PLA器件?；窘Y(jié)構(gòu)：輸入互補(bǔ)緩沖,與或陣列（可編與、固定或）,可編程的輸出電路輸出電路結(jié)構(gòu)：通用宏單元OLMC（可編程）工藝：E2CMOS擦除方式：采用電可擦除的CMOS制作特點(diǎn)：通用性較強(qiáng)，高速，低耗，使用方便GAL器件是美國(guó)Lattice公司1985年首先推出的，目前主要有5種型號(hào)：GAL16V8 GAL20V8 ispGAL16Z8 isp

30、GAL20V10 GAL39V18Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)62 通用陣列邏輯 GAL （General Array Logic）一、GAL的電路結(jié)構(gòu)：GAL由可編程與陣列、固定或陣列、OLMC及部分輸入/輸出緩沖門(mén)電路組成。實(shí)際上，GAL的或陣列包含在OLMC中。Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)6364二、輸出邏輯宏單元（OLMC）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)65三、工作特點(diǎn)： 8個(gè)與或項(xiàng)輸入

31、，可實(shí)現(xiàn)正/反相輸入（XOR） 可選擇直接輸出/通過(guò)D觸發(fā)器輸出（OMUX） 輸出三態(tài)門(mén)可控：4種方式（TSMUX） 反饋輸入可控：輸出/狀態(tài)/其他輸入（FMUX）Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)66 工作模式： 專用輸入：三態(tài)門(mén)斷開(kāi)，利用反饋輸入端 專用組合輸出：不用觸發(fā)器，不反饋，三態(tài)門(mén)常通 組合輸入/輸出：不用觸發(fā)器，帶反饋，三態(tài)門(mén)程控 寄存器輸出：利用觸發(fā)器，帶反饋，三態(tài)門(mén)外控6768 其它可編程邏輯器件可擦除的可編程邏輯器件（Erasable Programmable Logic Device）工藝：UVCMOS擦除方式

32、：加電基本結(jié)構(gòu)：與或陣列（可編與、可編或）輸出電路結(jié)構(gòu)：OLMC可編程性優(yōu)于GAL特點(diǎn)：功耗低，集成度高（幾千門(mén)/片），信號(hào)傳輸時(shí)間短，可預(yù)知, 成本低Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)69 其它可編程邏輯器件現(xiàn)場(chǎng)可編程門(mén)陣列FPGA（Field Programmable Gate Array）工藝：CMOS-SRAM擦除方式：與SRAM相同基本結(jié)構(gòu)：邏輯單元陣列結(jié)構(gòu)（可編程）特點(diǎn)：功耗低，集成度高（3萬(wàn)門(mén)/片）， 信號(hào)傳輸時(shí)間不可預(yù)知Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)7

33、0結(jié)構(gòu)特點(diǎn)：輸入/輸出模塊（IOB）：輸入或輸出可設(shè)置可編程邏輯模塊（CLB）：含組合邏輯和觸發(fā)器互連資源（IR）：金屬線，可編程接點(diǎn)/開(kāi)關(guān)利用EPROM存放編程數(shù)據(jù)現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA71輸入/輸出模塊（IOB）邏輯原理Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)72低密度PLD：FPLA，PAL，GAL高密度PLD：FPGA，EPLD性能特點(diǎn)： 設(shè)計(jì)靈活性強(qiáng)，適用性廣 傳輸延遲時(shí)間不定，速度低，保密性差可編程邏輯模塊（CLB）邏輯原理Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)73

34、在系統(tǒng)可編程邏輯器件（ISP-PLD）(CPLD)特點(diǎn)：采用電可擦除，無(wú)需編程器結(jié)構(gòu)特點(diǎn)：與GAL類同，加以改進(jìn) 輸入/輸出單元（IOC） 通用邏輯模塊（GLB） 可編程布線區(qū)：全局布線區(qū)（GRP），輸出布線區(qū)（ORP）GLB結(jié)構(gòu)及功能：與GAL類似IOC結(jié)構(gòu)及功能：8種工作方式 圖8.8.7 圖8.8.8在系統(tǒng)可編程通用數(shù)字開(kāi)關(guān)（ispGDS）通過(guò)對(duì)IOC編程控制輸入/輸出以及各IOC之間的連接Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)74757677Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)

35、及應(yīng)用)補(bǔ)充： 數(shù)/模（D/A）轉(zhuǎn)換電路模/數(shù)（A/D）轉(zhuǎn)換電路78 隨著大規(guī)模集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，數(shù)字技術(shù)滲透到各個(gè)技術(shù)領(lǐng)域，各種以數(shù)字技術(shù)為基礎(chǔ)核心的裝置和系統(tǒng)層出不窮，如數(shù)字儀表、數(shù)字控制、數(shù)字通信、數(shù)字電視等。但是自然界中大多數(shù)物理信號(hào)和需要處理的信息卻以模擬信號(hào)的形式出現(xiàn)，如語(yǔ)音、溫度、位移、壓力等。所以，要想用數(shù)字技術(shù)對(duì)這些信號(hào)進(jìn)行處理和加工，就必須首先把模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，這就是模數(shù)轉(zhuǎn)換（ADC）；另一方面，在許多情況下為了顯示直觀或便于控制，必須將數(shù)字量轉(zhuǎn)換成模擬量，這就是數(shù)模轉(zhuǎn)換（DAC）。引言Digital Logic Design and Applicat

36、ion (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)79 數(shù)/模與模/數(shù)轉(zhuǎn)換器是計(jì)算機(jī)與外部設(shè)備的重要接口,也是數(shù)字測(cè)量和數(shù)字控制系統(tǒng)的重要部件。隨著電子技術(shù)的發(fā)展，數(shù)/模與模/數(shù)轉(zhuǎn)換器的應(yīng)用領(lǐng)域越來(lái)越廣，對(duì)數(shù)/模與模/數(shù)轉(zhuǎn)換器的要求也越來(lái)越高，新型的數(shù)/模與模/數(shù)轉(zhuǎn)換器也不斷地涌現(xiàn)。模擬信號(hào)數(shù)字信號(hào)： A/D轉(zhuǎn)換器 (ADCAnalog Digital Converter)數(shù)字信號(hào)模擬信號(hào)： D/A轉(zhuǎn)換器 (DAC Digital Analog Converter)80數(shù)模轉(zhuǎn)換電路（DAC 或D/A ）基本DAC 電路常用DAC芯片及其應(yīng)用DAC的主要性能參數(shù)及芯片選用的方法Digital Logic Desig

37、n and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)81 (1) D/A功能: 將數(shù)字量成正比地轉(zhuǎn)換成模擬量 D/An =4位8位10位12位16位n位數(shù)字量模擬量05V或010V D/A轉(zhuǎn)換器原理Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)82 D/A 功能(續(xù))4位數(shù)據(jù): 0000 0V 1111 5V 分辨率:5V/15=0.333V/每1個(gè)最低有效位8位數(shù)據(jù): 00000000 0V 11111111 5V 分辨率:5V/255=0.0196V/每1個(gè)最低有效位Digital Logic Design and Applicati

38、on (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)83 (2) D/A的組成 由三部分電路組成 電阻網(wǎng)絡(luò) 模擬電子開(kāi)關(guān) 求和運(yùn)算放大器Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)84 權(quán)電阻D/A變換器 這種變換器由“電子模擬開(kāi)關(guān)”、“權(quán)電阻求和網(wǎng)絡(luò)”、“運(yùn)算放大器”和“基準(zhǔn)電源”等部分組成。85 電子模擬開(kāi)關(guān)( S0-S3)由電子器件構(gòu)成，其動(dòng)作受二進(jìn)制數(shù)D0-D3 控制。當(dāng) DK 1 時(shí)，則相應(yīng)的開(kāi)關(guān)SK 接到位置1上，將基準(zhǔn)電源UR經(jīng)電阻Rk引起的電流接到運(yùn)算放大器的虛地點(diǎn)（如圖中S0、S1）；當(dāng)Dk0 時(shí)，開(kāi)關(guān)Sk 接到位置0 ，將相應(yīng)電流直接接地而不進(jìn)運(yùn)

39、放（如圖中S2、S3）。86T1T2SDa電子模擬開(kāi)關(guān)的簡(jiǎn)化原理電路 當(dāng) D = 1 時(shí)，T2 管飽和導(dǎo)通，T1 管截止，則 S 與 a 點(diǎn)通 ； 當(dāng) D = 0 時(shí)，T1 管飽和導(dǎo)通，T2 管截止，則 S 被接地 。 前者相當(dāng)于開(kāi)關(guān)S 接到 “ 1 ” 端 ，后者則 相當(dāng)于開(kāi)關(guān)S 接到“ 0 ”端 。Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)87Uo = - URRFR（）D3D0D1D223202122根據(jù)反相比例運(yùn)算公式可得：顯然，輸出模擬電壓的大小直接與輸入 二進(jìn)制數(shù)的大小成正比，從而實(shí)現(xiàn)了數(shù)字量 到模擬量的轉(zhuǎn)換 。88 T形解碼網(wǎng)

40、絡(luò)D/A變換器( 以4位為例 ) 由于解碼網(wǎng)絡(luò)的電路結(jié)構(gòu)和參數(shù)匹配，使得上圖中D、C、B、A四點(diǎn)的電位逐位減半. 和權(quán)電阻網(wǎng)絡(luò)相比，T形解碼網(wǎng)絡(luò)中電阻的類型少，只有R、2R兩種，電路構(gòu)成比較方便。89UD = URUC = UR/ 2UB = UR/4UA = UR/8即： 因此，每個(gè) 2R支路中的電流也逐位減半。90I = I3 + I2 + I1 + I0UR2R=D3UR16RD0UR8RD1UR4RD2+=UR16R( 8D3 + 4D2 + 2D1 + 1D0 )=URRF16R( 8D3 + 4D2 + 2D1 + 1D0 )uo -91 權(quán)電流型DAC轉(zhuǎn)換器（本小段內(nèi)容自學(xué)為主，

41、講解從略） 和權(quán)電阻網(wǎng)絡(luò)相比，權(quán)電流DAC僅將VREF和電阻的組合變成了基準(zhǔn)電流源的2的負(fù)整數(shù)次冪的組合，其它關(guān)系未發(fā)生任何變化，電路構(gòu)成比較簡(jiǎn)單。Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)92 DAC的主要性能參數(shù)及選用方法 指輸入數(shù)字量的最低有效位（LSB）變化1個(gè)字所引起的輸出電壓變化值相對(duì)于滿刻度值（最大輸出電壓）的百分比。 有時(shí)也用輸入數(shù)字量的有效位數(shù)（n）來(lái)表示分辨率。一、轉(zhuǎn)換精度1、分辨率Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)932、轉(zhuǎn)換誤差轉(zhuǎn)換誤差有絕對(duì)誤差和相對(duì)誤差

42、兩種表示方法。對(duì)于某個(gè)輸入數(shù)字，實(shí)測(cè)輸出值與理論輸出值之差稱為絕對(duì)誤差。對(duì)于某個(gè)輸入數(shù)字，實(shí)測(cè)輸出值與理論輸出值之差同滿刻度之比稱為相對(duì)誤差。 3、線性誤差通常用線性誤差的大小表示D/A 變換器的線性度。把偏離理想的輸入輸出特性的偏差與滿刻度輸出之比的百分?jǐn)?shù)定義 為非線性誤差（FSR）。 二、轉(zhuǎn)換速度Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)94 建立時(shí)間定義為：從輸入數(shù)字量發(fā)生變化開(kāi)始到輸出進(jìn)入穩(wěn)態(tài)值0.5LSB范圍之內(nèi)所需要的時(shí)間。含運(yùn)算放大器的DAC其建立時(shí)間一般小于1.5S，不含運(yùn)算放大器的DAC其建立時(shí)間一般小于100nS。 DA

43、C的轉(zhuǎn)換速度也稱轉(zhuǎn)換時(shí)間或建立時(shí)間，主要由DAC轉(zhuǎn)換網(wǎng)絡(luò)的延遲時(shí)間和運(yùn)算放大器的電壓變化率SR來(lái)決定。95模數(shù)轉(zhuǎn)換電路（ADC 或A/D ） A/D轉(zhuǎn)換的基本概念 基本ADC電路 ADC的主要性能參數(shù)及芯片選用Digital Logic Design and Application (數(shù)字邏輯設(shè)計(jì)及應(yīng)用)96 A/D轉(zhuǎn)換的基本概念A(yù)/D轉(zhuǎn)換過(guò)程包括取樣、保持、量化和編碼四個(gè)步驟，前兩步在取樣-保持電路（S/H）中完成，后兩步在A/D轉(zhuǎn)換電路中完成。采樣定理：fs = 2 fmax （理論計(jì)算） fs =（45）fmax （實(shí)際應(yīng)用）采樣-保持：將采樣后的值保存下來(lái)，并在采樣脈沖結(jié)束之后到下一個(gè)采樣脈沖到來(lái)之前保持不