基于FPGA信號發(fā)生器2畢業(yè)設計（論文）word格式

1、1 緒論1.1 引言 任意波形發(fā)生器己成為現(xiàn)代測試領域應用最為廣泛的通用儀器之一，代表了信號源的開展方向。直接數(shù)字頻率合成(DDS)是二十世紀七十年代初提出的一種個數(shù)字的頻率合成技術，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)DDS技術，極大的提高信號發(fā)生器的性能，降低生產(chǎn)成木。1.2 背景與意義隨著科技的不斷開展，電子技術獲得了飛速的開展，有力的推動了生產(chǎn)力的開展和社會信息化程度的提高，電子行業(yè)也經(jīng)歷著日新月異的變化。信號發(fā)生器是實驗室的常用儀器之一，設計信號發(fā)生器具有實際應用的意義。波形發(fā)

2、生器即通常所說的信號發(fā)生器是一種常用的信號源，它具有信源的所有特點。信號源有很多種，包括正弦波信號源、函數(shù)發(fā)生器、脈沖發(fā)生器、掃描發(fā)生器、任意波形發(fā)生器、合成信號源等。波形發(fā)生器廣泛應用于通信、雷達、測控、電子對抗以及現(xiàn)代化儀器儀表等領域，是一種為電子測量工作提供符合嚴格技術要求的電信號設備，和示波器、電壓表、頻率計等儀器一樣是最普通、最根本也是應用最廣泛的電子儀器之一，幾乎所有電參量的測量都要用到波形發(fā)生器。隨著現(xiàn)代電子技術的飛速開展，現(xiàn)代電子測量工作對波形發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標準波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質量好，輸出頻率范圍寬

3、，輸出頻率穩(wěn)定度、準確度及分辨率高，頻率轉換速度快且頻率轉換時輸出波形相位連續(xù)等。可見，為適應現(xiàn)代電子技術的不斷開展和市場需求，研究制作高性能的任意波形發(fā)生器十分有必要，而且意義重大。一般傳統(tǒng)的信號發(fā)生器都采用諧振法，即用具有頻率選擇性的回路來產(chǎn)生正弦振蕩，獲得所需頻率。這種信號發(fā)生器雖然具有輸出信號頻率范圍寬，結構簡單等優(yōu)點，但輸出波形單一，不能產(chǎn)生任意波形，且頻率穩(wěn)定度和準確度較差，頻率準確度低。 因此傳統(tǒng)的信號發(fā)生器己經(jīng)越來越不能滿足現(xiàn)代電子測量的需要，正逐步退出歷史舞臺。而基于頻率合成技術制成的信號發(fā)生器，由于可以獲得很高的頻率穩(wěn)定度和精確度，因此開展非常迅速，尤其是最近隨著現(xiàn)代電子技

4、術的不斷開展，其應用更是有了質的飛躍。1.3 課題研究現(xiàn)狀和應用 信號發(fā)生器是能夠產(chǎn)生大量的標準信號和用戶定義信號，并保證高精度、高穩(wěn)定性、可重復性和易操作性的電子儀器。函數(shù)波形發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點，不僅可以模擬各種復雜信號，還可對頻率、幅值、相移、波形進行動態(tài)、及時的控制，并能夠與其它儀器進行通訊，組成自動測試系統(tǒng)，因此被廣泛用于自動控制系統(tǒng)、振動鼓勵、通訊和儀器儀表領域。在70年代前，信號發(fā)生器主要有兩類:正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標準波形，產(chǎn)生其它波形時，需要采用較復雜的電路和機電結合的方法。這

5、個時期的波形發(fā)生器多采用模擬電子技術，而且模擬器件構成的電路存在著尺寸大、價格貴、功耗大等缺點，并且要產(chǎn)生較為復雜的信號波形，那么電路結構非常復雜。同時，主要表現(xiàn)為兩個突出問題，一是通過電位器的調節(jié)來實現(xiàn)輸出頻率的調節(jié)，因此很難將頻率調到某一固定值;二是脈沖的占空比不可調節(jié)。 在70年代后，微處理器的出現(xiàn)，可以利用處理器、戶了D和D/A，硬件和軟件使波形發(fā)生器的功能擴大，產(chǎn)生更加復雜的波形。這時期的波形發(fā)生器多以軟件為主，實質是采用微處理器對DAC的程序控制，就可以得到各種簡單的波形。 90年代末，出現(xiàn)幾種真正高性能、高價格的函數(shù)發(fā)生器、但是HP公司推出了型號為HP77OS的信號模擬裝置系統(tǒng)，

6、它由HP877OA任意波形數(shù)字化和HP1776A波形發(fā)生軟件組成。HP877OA實際上也只能產(chǎn)生8中波形，而且價格昂貴。不久以后，Analogic公司推出了型號為Data一2021的多波形合成器，Lecroy公司生產(chǎn)的型號為9100的任意波形發(fā)生器等。 到了二十一世紀，隨著集成電路技術的高速開展，出現(xiàn)了多種工作頻率可過GHz的DDS芯片，同時也推動了函數(shù)波形發(fā)生器的開展，2005年Agilent能夠產(chǎn)生高達50OMHz的頻率，采樣的頻率可達 1.25GHz。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器開展很快近幾年來，國際上波形發(fā)生器技術開展主要表達在以下幾個方面: 1.過去由于頻率很低應用的范圍比較

7、狹小，輸出波形頻率的提高，使得波形發(fā)生器能應用于越來越廣的領域。波形發(fā)生器軟件的開發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。波形發(fā)生器通常允許用一系列的點、直線和固定的函數(shù)段把波形數(shù)據(jù)存入存儲器。同時可以利用一種強有力的數(shù)學方程輸入方式，復雜的波形可以由幾個比較簡單的公式復合成v=f(t)形式的波形方程的數(shù)學表達式產(chǎn)生。從而促進了函數(shù)波形發(fā)生器向任意波形發(fā)生器的開展，各種計算機語言的飛速開展也對任意波形發(fā)生器軟件技術起到了推動作用。目前可以利用可視化編程語言(如Visual Basic，Visual C等等)編寫任意波形發(fā)生器的軟面板，這樣允許從計算機顯示屏上輸入任意波形，來實現(xiàn)波形的輸入。 2

8、.與VXI資源結合。目前，波形發(fā)生器由獨立的臺式儀器和適用于個人計算機的插卡以及新近開發(fā)的VXI模塊。由于VXI總線的逐漸成熟和對測量儀器的高要求，在很多領域需要使用VXI系統(tǒng)測量產(chǎn)生復雜的波形，VXI的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā)VXI模塊的周期長，而且需要專門的VXI機箱的配套使用，使得波形發(fā)生器VXI模塊僅限于航空、軍事及國防等大型領域。在民用方面，VXI模塊遠遠不如臺式儀器更為方便。 3.隨著信息技術蓬勃開展，臺式儀器在走了一段下坡路之后，又重新繁榮起來。不過現(xiàn)在新的臺式儀器的形態(tài)，和幾年前的己有很大的不同。這些新一代臺式儀器具有多種特性，可以執(zhí)行多種功能。而且外形尺寸與價格

9、，都比過去的類似產(chǎn)品減少了一半。1.4 波形發(fā)生器的幾種實現(xiàn)方式 任意波形發(fā)生器得實現(xiàn)方案主要有程序控制輸出、DMA輸出、可變時鐘計數(shù)器尋址和直接數(shù)字頻率合成等多種方式。程序控制輸出方式 計算機根據(jù)波形的函數(shù)表達式，計算出一系列波形數(shù)據(jù)瞬時值，并定時地逐個傳送給D/A轉換器，合成出所需要的波形。這種方式具有電路簡單、實現(xiàn)方便等特點。但數(shù)據(jù)輸出定時不準確，會影響信號的頻率和相位;波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當需要同時輸出多個信號時，相鄰信號通道的輸出存在時間差;受計算機運行速度的限制，輸出信號的頻率較低。 DMA輸出方式 DMA(direct memo access)方式輸出不依賴于程序的

10、執(zhí)行，由DMA控制器申請總線控制權，通過地址總線給出存儲器的地址信號，同時選通存儲器和D/A轉換器，在兩者之間建立直接的數(shù)據(jù)通道，使存儲器相應單元中的波形數(shù)據(jù)傳送給D/A轉換器轉換后輸出信號。DMA方式輸出信號，可以大大提高信號的數(shù)據(jù)輸出速率。但也存在一些問題，如波形輸出期間，微處理器因為失去了總線控制權，無法進行其他操作;在一個DMA操作中，只能在一個D/A轉換器和存儲器之間傳送數(shù)據(jù)，無法實現(xiàn)多通道的信號輸出?？勺儠r鐘計數(shù)器尋址方式采用可變時鐘計數(shù)器尋址波形存儲器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。原理框圖如圖1-1所示。 圖1-1可變時鐘計時器尋址波形發(fā)生器 計數(shù)器實際上是一個地址發(fā)生器

11、，計數(shù)器的觸發(fā)時鐘脈沖由一個頻率可以控制的頻率發(fā)生器產(chǎn)生，通過改變頻率發(fā)生器的頻率設置值，實現(xiàn)調整計數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。計數(shù)器產(chǎn)生的地址碼提供讀出存儲器中波形數(shù)據(jù)所需要的地址信號，波形數(shù)據(jù)依次讀出后送至高速D/A轉換器，將之轉變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。可見傳統(tǒng)的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲器表，此方法的優(yōu)點是產(chǎn)生的地址連續(xù)，輸出波形質量高。但其取樣時頻率較高，對硬件的要求也較高，而且常需多級分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。直接數(shù)字頻率合成方式 DDS(di

12、rect digital synthesizer)是在一組存儲器單元中按照信號波形數(shù)據(jù)點的輸出次序存儲了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調控制下，以一定的速率，周而復始地將波形數(shù)據(jù)依次發(fā)送給D/A轉換器轉換成相應的模擬信號。由于用硬件電路取代了計算機的控制，信號輸出穩(wěn)定度高。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器中的波形數(shù)據(jù)即可。更主要的是，可以將微處理器從信號輸出的負擔中解脫出來。如圖1-2為其工作框圖。K相位累加器波形ROMD/A轉換低通濾波 信號輸出時鐘 圖1-2 直接頻率合成器框圖1.5 本文研究的內(nèi)容采用FPGA的方法設計信號發(fā)生器可以產(chǎn)生頻率比較高的信號，例如

13、頻率為幾M的正弦波。通常正弦波產(chǎn)生的方法是采用MCU+DDS的方法，但是由于DDS的造價比較高，所以在指標要求不高的情況下，可以使用FPGA來實現(xiàn)DDS頻率合成的原理來產(chǎn)生較高頻率的正弦波，任意波形的信號也是如此。課題基于FPGA的信號發(fā)生器的設計主要研究內(nèi)容為DDS基數(shù)及其FPGA的實現(xiàn)。其目的在于讓設計者能掌握DDS的原理及其設計思路，具體的了解EDA技術流程，熟悉硬件描述語言設計功能電路，并最終檢驗設計的設計能力。隨著我國的經(jīng)濟日益增長，社會對電子產(chǎn)品的需求量也就越來越大，目前，我國的電子產(chǎn)品市場正在迅速的壯大，市場前景廣闊。FPGA(Field Programmable Gate Ar

14、ray,現(xiàn)場可編程門陣列)在現(xiàn)代數(shù)字電路設計中發(fā)揮著越來越重要的作用。FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設計的靈活性和通用性，縮短了產(chǎn)品的上市時間并降低可電子系統(tǒng)的開發(fā)本錢，且可以毫不夸張地講，F(xiàn)PGA/CPLD能完成任何數(shù)字器件的功能，從簡單的74電路到高性能的CPU。它的影響毫不亞于20世紀70年代單片機的創(chuàng)造和使用。現(xiàn)在隨著電子技術的開展，產(chǎn)品的技術含量越來越高，使得芯片的復雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門設計的

15、需求也越來越多，特別是專用集成電路ASIC設計技術的日趨進步和完善，推動了數(shù)字系統(tǒng)設計的迅速開展。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言VHDL的設計方式應運而生，解決了傳統(tǒng)用電路原理圖設計大系統(tǒng)工程時的諸多不便，成為電子電路設計人員的最得力助手。設計工作從行為、功能級開始，并向著設計的高層次開展。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點是高層次設計的自動化。 第三代EDA系統(tǒng)中除了引入硬件描述語言，還引入了行為綜合工具和邏輯綜合工具，采用較高的抽象層次進行設計，并按層次式方法進行管理，可大大提高處理復雜設計的能力，縮短設計周期，綜合優(yōu)化工具的采用使芯片的品質如面積、速度和功耗等獲得了

16、優(yōu)化，因而第三代EDA系統(tǒng)迅速得到了推廣應用。目前，最通用的硬件描述語言有VHDL和VerilogHDL兩種，現(xiàn)在大多設計者都使用93年版標準的VHDL，并且通過了IEEE認定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設計標準。VHDL是一種新興的程序設計語言，使用VHDL進行設計其性能總是比常規(guī)使用CPU或者MCU的程序設計語言在性能上要高好幾個數(shù)量級。這就是說，在傳統(tǒng)上使用軟件語言的地方，VHDL語言作為一種新的實現(xiàn)方式會應用得越來越廣泛。本課題設計是采用美國Altera公司的EPF10K50ETI144-2器件，使用的是Altera公司的EDA軟件平臺MaxplusII可編程邏輯器件開發(fā)軟件。2 D

17、DS的原理及性能2.1 頻率合成器簡介 頻率合成技術概述 頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成局部，它作為電子系統(tǒng)的“心臟，在通信、雷達、電子對抗、導航、儀器儀表等許多領域中得到廣泛的應用。頻率合成理論早在30年代就開始提出，迄今為止已有70年的開展歷史。所謂的頻率合成就是將一個高精度和高穩(wěn)定度的標準參考頻率，經(jīng)過混頻、倍頻與分頻等對它進行加、減、乘、除的四那么運算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。頻率合成大致經(jīng)歷了三個主要階段:直接頻率合成;采用鎖相技術的間接頻率合成;直接數(shù)字頻率合成。早期的頻率合成方法稱為直接頻率合成。它利用混頻器、倍頻器、分頻器與帶通濾波器來完成四那么運算。

18、直接頻率合成能實現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲及很高的輸出頻率。缺點是直接合成由于使用了大量硬設備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價高。此外寄生輸出大這是由于帶通濾波器無法將混頻器產(chǎn)生的無用頻率分量濾盡。而且頻率范圍越寬，寄生分量也就越多。而這些足以抵消其所有優(yōu)點。直接頻率合成技術的固有缺點在間接頻率合成技術中得到了很到的改善。間接頻率合成又稱鎖相頻率合成，采用鎖相環(huán)路(PLL)技術對頻率進行四那么運算，產(chǎn)生所需頻率。鎖相環(huán)路(PLL)是一個能夠跟蹤輸入信號相位的閉環(huán)自動控住系統(tǒng)。早在1932年DeBellescize提出的同步檢波理論中首次公布發(fā)表了

19、對鎖相環(huán)路的描述。但是由于其復雜的技術原理直到1947年鎖相環(huán)路才第一次用于電視接收機水平和垂直的同步掃描。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速開展。它在無線電技術的各個領域得到了很廣泛的應用。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求。主要表現(xiàn)在高頻率分辨率與快速轉換頻率之間的矛盾。 直接數(shù)字頻率合成即DDS，它是目前最新的產(chǎn)生頻率源的頻率合成技術。這種技術是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號。完成直接數(shù)字頻率合成的辦它是目前最新的產(chǎn)生頻率源的頻率合成技術。 這種技術是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號。完成直接數(shù)字頻率合成的方法，或者是用計算機求解一個數(shù)

20、字遞推關系式?；蛘呤遣殚啽砀裆纤鎯Φ牟ㄐ沃?。目前用的最多的是查表法。這種合成技術具有相對帶寬很寬，頻率切換時間短(ns級)，分辨率高(uHz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調制功能，可編程及數(shù)字化易于集成，易于調整等一系列性能指標遠遠超過了傳統(tǒng)頻率合成技術所能到達的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源性能的高質量的頻率源。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向開展，性能越來越好，使用越來越方便，是目前應用最廣泛的頻率合成器之一。 頻率合成器主要指標 信號源的一個重要指標就是能輸出頻率準確可調的所需信號。一般傳統(tǒng)的信號發(fā)生器采用諧振法，即用具有頻率選擇性的正反響回路來產(chǎn)

21、生正弦振蕩，獲得所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準確度的不同頻率。利用頻率合成技術制成的信號發(fā)生器，通常被稱為頻率合成器。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純潔的信號。頻率合成器的主要指標如下:1.輸出頻率范圍(fminfmax):指的是輸出的最小頻率和最大頻率之間的變化范圍。2.頻率穩(wěn)定度:指的是輸出頻率在一定時間間隔內(nèi)和標準頻率偏差的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。3.頻率分辨率:指的是輸出頻率的最小間隔。4.頻率轉換時間:指的是輸出由一種頻率轉換成另一頻率的時間。5.頻譜純度:頻譜純度以雜散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量兩種，主要由頻率合成

22、過程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號相位抖動大小的參數(shù)。6.調制性能:指的是頻率合成器是否具有調幅(AM)、調頻(FM)、調相(PM)等功能。2.2 直接數(shù)字頻率合成器原理和性能特點 DDS是一種全數(shù)字的頻率合成方法，其根本結構主要由相位累加器、波形ROM、D/A轉換器和低通濾波器四個局部構成，如圖2-1所示。相位累加器一波形ROM一D/A轉換器一低通濾波器 圖2-1 DDS結構原理圖圖2-l中相位累加器結構如圖2-2所示。 圖2-2 相位累加器結構圖 相位累加器由一個N位的加法器和一個N位的存放器構成，通過把上一個時鐘的累加結果反響回加法器的輸入端而實現(xiàn)累加功能。從而使輸出結果每一

23、個時鐘周期遞增K。這里N為相位累加器的字長，K稱為頻率控制字。波形ROM示意圖如圖2一3所示。 圖2-3 波形ROM示意圖 其中相位累加器字長為N，DDS控制時鐘頻率為fc，頻率控制字為K。DDS直接從“相位的概念出發(fā)進行頻率合成。相位累加器由加法器與累加存放器級聯(lián)構成。每來一個時鐘脈沖fc，加法器將頻率控制字K與累加存放器輸出的累加相位數(shù)據(jù)相加，把相加后的結果送至累加存放器的數(shù)據(jù)輸入端。累加存放器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反響到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器

24、輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。 DDS的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個DDS系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。加法運算的步進越大，相應合成的相位值變化越快，輸出信號的頻率也就越高。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為所以相位變化越快，信號的頻率越高。ROM表完成將累加器相位信息轉換為幅值信息的功能。再由D/A完成數(shù)字抽樣信號到連續(xù)時域信號的轉換，D/A輸出的臺階信號再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號波形。相位累加器利用Nbit二進制加法器的模溢出特性來模擬

25、理想正弦波的相位周期。相位累加器輸出和ROM輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可以把存儲在波形存儲器內(nèi)的波形抽樣值(二進制編碼)經(jīng)查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到D/A轉換器，D/A轉換器將數(shù)字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純潔的正弦波信號。假設，相位累加器字長為N，DDS控制時鐘頻率為fC，時鐘周期為Tc=1/fc，頻率控制字為K。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為相應角頻率 因DDS輸出信號是對正弦波的抽樣合成的

26、，所以應滿足Niqust定理要求，DDS輸出頻率步進間隔為。當DDS相位累加器采用32位字長，時鐘頻率為30MHz時，它的輸出頻率間隔可到達?？梢姡珼DS基于累加器相位控制方式給它帶來了微步進的優(yōu)勢。DDS頻率合成器具有以下優(yōu)點:頻率分辨率高，輸出頻點多，可達個頻點(假設DDS相位累加器的字長是N);頻率切換速度快，可達us量級;頻率切換時相位連續(xù);可以輸出寬帶正交信號;輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用;可以產(chǎn)生任意波形;全數(shù)字化實現(xiàn)，偏于集成，體積小，重量輕。但DDS也有比較明顯的缺點:(l)輸出信號的雜散比較大;輸出信號的帶寬受到限制。DDS輸出雜散比較大，這是由于信號合成

27、過程中的相位截斷誤差、D/A轉換器的截斷誤差和D/A轉換器的非線性造成的。 當然隨著技術的開展，這些問題正在逐步得到解決。如通過增長波形ROM的長度也減小相位截斷誤差;通過增加波形ROM的字長和D/A轉換器的精度以減小D/A量化誤差等。在比較新的DDS芯片中普遍都采用了12bit的D/A轉換器。當然一味靠增加波形ROM的深度和字長的方法來減小雜散對性能的提高總是有限的。已有研究在對DDS輸出的頻譜做了大量的分析后，總結出了誤差的領域分布規(guī)律建立了誤差模型，在分析DDS頻譜特性的根底上又提出了一些降低雜散功率的方法;可以通過采樣的方法降低帶內(nèi)誤差功率，可何編程任務且具有擴展的函數(shù)庫。和C語言一樣

28、，G語言定義了數(shù)據(jù)模型、結構類型和模塊調用語法規(guī)那么等編程語言的根本要素，在功能的完善性和應用的靈活性上不比任何高級語言差。G語言還擁有豐富的擴展函數(shù)，為用戶提供了極大的方便。這些擴展函數(shù)主要是關于數(shù)據(jù)采集、GPIB和串行儀器控制，以及數(shù)據(jù)分析、數(shù)據(jù)顯示和數(shù)據(jù)存儲。同時，G語言還包括常用的程序調試工具，如設置斷點、單步調試、數(shù)據(jù)探針和動態(tài)顯示執(zhí)行程序流程等功能。G語言和傳統(tǒng)語言最大的區(qū)別在于編程方式，一般的高級語言采用文本編程，而G語言采用圖形化的編程方式。3 基于FPGA的DDS模塊的實現(xiàn)3.1 FPGA簡介數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超

29、大規(guī)模集成電路VLSIC以及許多既有特定功能的專用集成電路的開展過程。但是，隨著為電子技術的開展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承當。系統(tǒng)設計師們更愿意自己設計專用集成電路Application Special Integrated Circuit, ASIC芯片，而且希望ASIC的設計周期盡可能短，最好是在 實驗室里就能設計出適宜的ASIC芯片，并且立即投入實際應用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件Field Programmable Logic Device, FPLD,其中應用最廣泛的當屬CPLD和FPGA。CPLD是復雜可編程邏輯器件Complex Programm

30、able Logic Device的簡稱，F(xiàn)PGA是現(xiàn)場可編程門陣列Field Programmable Gate Array的簡稱。兩者的功能根本相同，只是實現(xiàn)原理略有不同，但有時可以忽略這兩者的區(qū)別。不同廠家對可編程邏輯器件的叫法也不盡相同。Altera公司把自己的可編程邏輯器件產(chǎn)品中的MAX系列乘積項技術，EEPROM技術、FLEX系列查找表技術，SRAM工藝都叫做CPLD；而把也是SRAM工藝、基于查找表技術、要外掛配置用的FLEX系列的EPROM叫做FPGA。早期的可編程邏輯器件都屬于低密度PLDProgrammable Logic Device，結構簡單，設計靈活，但規(guī)模小，難以實

31、現(xiàn)復雜的邏輯功能。1985年Xilinx公司首先推出了現(xiàn)場可編程門陣列FPGA，這是一種新型的高密度PLD，采用CMOS-SRAM工藝制作，其結構和陣列型PLD不同，內(nèi)部由許多獨立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設計靈活和可再配置設計能力等許多優(yōu)點。 圖3-1 FPGA設計流程圖 隨著可編程邏輯器件 FPGA 的迅速開展,基于 FPGA 控制的DDS信號發(fā)生器使得電路設計更加簡單 ,而且通過預留的端口可輕松進行二次開發(fā)。 FPGA一般由6局部組成，分別為可編程輸入/輸出單元、根本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用

32、硬核等。每個單元簡介如下：1可編程輸入/輸出單元I/O單元。目前大多數(shù)FPGA的I/O單元被設計為可編程模式，即通過軟件的靈活配置，可適應不同的電氣標準與I/O物理特性；可以調整匹配阻抗特性，上下拉電阻；可以調整輸出驅動電流的大小等；2根本可編程邏輯單元。FPGA的根本可編程邏輯單元是由查找表LUT和存放器Register組成的，查找表完成純組合邏輯功能。FPGA內(nèi)部存放器可配置為帶 同步/異步復位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。FPGA一般依賴存放器完成同步時序邏輯設計。一般來說，比較經(jīng)典的根本可編程單元的配置是一個存放器加一個查找表，但不同廠商的存放器和查找表的內(nèi)部結構有一

33、定的差異，而且存放器和查找表的組合模式也不同。3嵌入式塊RAM。目前大多數(shù)FPGA都有內(nèi)嵌的塊RAM。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲結構。4豐富的布線資源。布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。布線資源的劃分：A全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復位/置位的布線；B長線資源：用以完成器件Bank間的一些高速信號和一些第二全局時鐘信號的布線；C短線資源：用來完成根本邏輯單元間的邏輯互連與布線；D其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復位等控制信號線。5底層

34、嵌入功能單元。由廠商及芯片型號決定。6內(nèi)嵌專用硬核。與“底層嵌入單元有區(qū)別，這里指的硬核主要是那些通用性相對較弱的芯片，不是所有FPGA芯片都包含硬核。3.2 VHDL簡介VHDLVery-High-Speed Integrated Circuit Hardware Description Language誕生于1982 年。1987年底，VHDL被 IEEE 和美國國防部確認為標準硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句 外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或

35、稱設計實體可以是一個元件，一個電路模塊或一個系統(tǒng)分成外部或稱可是局部,及端口)和內(nèi)部或稱不可視局部，既涉及實體的內(nèi)部功能和算法完成局部。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內(nèi)外局部的概念是VHDL系統(tǒng)設計的根本點。 VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來 ,VHDL 語言主要具有以下優(yōu)點：(1) VHDL 語言功能強大 , 設計方式多樣。VHDL 語言具有強大的語言結構, 只需采用簡單明確的VHDL語言程序就可以描述十分復雜的硬件電路。同時,

36、 它還具有多層次的電路設計描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現(xiàn), 這是其他硬件描述語言所不能比較的。VHDL 語言設計方法靈活多樣 , 既支持自頂向下的設計方式, 也支持自底向上的設計方法; 既支持模塊化設計方法, 也支持層次化設計方法。(2) VHDL 語言具有強大的硬件描述能力。VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、存放器傳輸描述或者結構描述，也可以采用三者的混合描述方式。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。VHDL 語言的

37、強大描述能力還表達在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。(3)VHDL語言具有很強的移植能力。VHDL語言很強的移植能力主要表達在: 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。(4)VHDL語言的設計描述與器件無關。采用VHDL語言描述硬件電路時, 設計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化, 而不需要考慮其他的問題。當硬件電路的

38、設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來實現(xiàn)。(5) VHDL 語言程序易于共享和復用。VHDL 語言采用基于庫(library)的設計方法。在設計過程中 , 設計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計,而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊, 將這些模塊存放在庫中,就可以在以后的設計中進行復用。由于VHDL語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言,因此它可以使設計成果在設計人員之間方便地進行交流和共享,從而減小硬件電路設計的工作量,縮短開發(fā)周期。 Quartus簡

39、介Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VerilonHDL、VHDL以及AHDLAltera Hardware Description Language等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模

40、塊，簡化了設計的復雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與 Matlab/Simulink相結合，可以方便地實現(xiàn)各種DSP應用系統(tǒng)；支持Altera的片上可編程系統(tǒng)SOPC開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。 MaxplusII作為Altera的上一代PLD設計軟件，由于其出色的易用性而得到了廣泛的應用。目前Altera已經(jīng)停止了對MaxplusII的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和

41、圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTapII、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。 Altera QuartusII作為一種可編程邏輯的設計環(huán)境, 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡送。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于Internet的協(xié)作設計。Quartus平臺與Cadence、Exempl

42、arLogic、 MentorGraphics、Synopsys和Synplicity等EDA供給商的開發(fā)工具相兼容。改良了軟件的LogicLock模塊設計功能，增添 了FastFit編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調試能力。 本次設計的軟件局部主要運用Altera公司的Quartus軟件平臺，其開發(fā)流程根本分成2個步驟：Quartus軟件的設計文件可以來自設計輸入工具或各種工業(yè)標準的EDA設計輸入工具Quartus強大的集成功能允許信息在各種應用程序間自由交流，設計者可在一個工程內(nèi)直接從某個設計文件轉換到其他任何設計文件，而不必理會設計文件是圖形格式、文本格式，還是波形格式。Quar

43、tus具有如下的多種設計輸入方法:原理圖輸入與符號編輯、硬件描述語言、波形設計輸入、平面圖編輯以及層次設計輸入。如此眾多的設計方法幫助設計者輕松地完成設計輸入。Quartus處理一個設計時，軟件編譯器讀取設計文件信息，產(chǎn)生用于器件編程、仿真、定時分析的輸出文件。消息處理器可以自動定位編譯過程中發(fā)現(xiàn)的錯誤，編譯器還可以優(yōu)化設計文件。工程處理包括以下根本步驟:(1)消息處理器自動定位錯誤；(2)邏輯綜合與試配；(3)定時驅動編譯；(4)設計規(guī)那么檢查；(5)多器件劃分。3.4 基于FPGA的DDS信號發(fā)生器的系統(tǒng)組成該信號發(fā)生器系統(tǒng)主要由輸入局部、FPGA局部、D/A轉換局部、頻率和波形轉換局部組

44、成。如圖3-2所示。分頻器FPGA局部系 統(tǒng) 控 制 器時鐘控制字復位波形頻率正弦波三角波方波 鋸齒波波形DA轉換與幅度調節(jié)濾波輸出圖3-2 FPGA信號發(fā)生器系統(tǒng)組成3.4 設計原理及要求在本設計中,利用FPGA，采用EDA(Electronic Design Automation)中自頂向下(top-to-down)的設計方法，選用基于相位累加器的直接數(shù)字合成的DDS技術來完成數(shù)字信號發(fā)生器各功能模塊的設計。DDS這種結構主要由相位累加器、相位調制器、波形 ROM 查找表、D/A構成。FPGA設計的DDS系統(tǒng)主要由相位累加器及相位/幅度轉換電路組成。根據(jù)設計的具體要求，還設計了一個系統(tǒng)控制

45、電路，這一電路可靈活設計，以突出FPGA的優(yōu)點所在。另外采用VHDL硬件描述語言實現(xiàn)整個DDS電路，不僅利于設計文檔的管理，而且方便設計的修改和擴充，還可以在不同F(xiàn)PGA器件之間實現(xiàn)移植。它的工作原理是:將要產(chǎn)生的波形數(shù)據(jù)存入波形存儲器,然后在參考時鐘的作用下 ,對輸入的頻率數(shù)據(jù)進行累加,并且將累加器的輸出一局部作為讀取波形存儲器的地址,將讀出的波形數(shù)據(jù)經(jīng)D/A轉換為相應的模擬電壓信號。本研究的重點就是用VHDL來實現(xiàn)DDS的功能,能夠到達高精度的輸出,同時標準波形數(shù)據(jù)生成存放在ROM中,可以簡化運算過程,提高運算速度,加快反響時間。本設計主要通過VHDL語言實現(xiàn)頻率控制、波形控制、波形數(shù)據(jù)的

46、提取、波形的產(chǎn)生工作。其中,波形數(shù)據(jù)運用VHDL語言編寫?？刂凭植恐饕捎卯a(chǎn)生上下電平的撥碼開關控制。程序下載到FPGA上實現(xiàn),經(jīng)過D/A輸出波形。 相位累加器設計在用FPGA設計DDS電路的時候，相位累加器是決定DDS電路性能的一個關鍵局部。小的累加器可以利用FLEX器件的進位鏈得到快速、高效的電路結構。然而由于進位鏈必須位于臨近的LAB邏輯陣列塊和LE邏輯單元內(nèi)，因此長的進位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進位鏈也會制約整個系統(tǒng)速度的提高。作為是DDS核心的相位累加器，有一個N位字長的二進制加法器和一個有時鐘取樣的位存放器組成，作用是最頻率控制字進行線性累加。3.4.2 相位

47、/幅度轉換電路 相位/幅度轉換電路是DDS電路中的另一個關鍵局部。該電路通常采用ROM結構，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的假設干位作為ROM的地址輸入，而后通過查表和運算，ROM就能輸出所需波形的量化數(shù)據(jù)。 在FPGA針對Altera公司的器件中，ROM一般由EAB實現(xiàn)，且ROM表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關系，因此在滿足信號性能的前提下，如何有效利用FPGA的有限資源，成為相位/幅度轉換電路中最關鍵的一點。在設計時可充分利用信號周期內(nèi)的對稱性和算術關系來減少EAB的開銷。相位/幅度轉換電路中的主要問題在于ROM的大小。本設計中正弦波，考慮了以下的優(yōu)化方式：正弦

48、波信號對于x=直線成奇對稱，基于此可以將ROM表減至原來的1/2，再利用左半周期內(nèi)，波形對于點/2，0成偶對稱，進一步將ROM表減至最初的1/4，因此通過一個正弦碼表的前1/4周期就可以變換得到的正弦的整個周期碼表，這樣就節(jié)省了將近3/4的資源。4 模塊生成及仿真4.1 DDS頂層設計 該電路由32位加法器，32位存放器，10位加法器，10位存放器和波形ROM組成。 圖4-1 DDS頂層模塊 本設計中的相位累加器模塊的仿真圖如圖4-2所示。相位累加器在每一個時鐘脈沖輸入時，把頻率控制字加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位。 圖4-2 相位累加器仿真 設計中整個DDS正弦信號發(fā)生系統(tǒng)仿

49、真結果如圖4-3所示。用相位累加器的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲在ROM內(nèi)的波形取樣值經(jīng)查找表查出，完成相位到幅值的轉換。 圖4-3 DDS正弦信號輸出ROM表仿真圖4.2 波形數(shù)據(jù)產(chǎn)生模塊 正弦波數(shù)據(jù)產(chǎn)生模塊正弦波產(chǎn)生方法是由主控制模塊提供波型頻率，按照主控制模塊的頻率依次從64個已寫好的正弦數(shù)據(jù)中取值，然后這些數(shù)據(jù)直按送入D/A就能得到所需正弦波信號。因為64個數(shù)據(jù)已經(jīng)固定，所發(fā)正弦波不好調幅。產(chǎn)生框圖如圖：CLK為主控模塊提供的頻率信號，RST為復位鍵，DATA為產(chǎn)生的波型數(shù)據(jù)信號。具體框圖如圖4-4所示。 圖4-4 正弦波數(shù)據(jù)產(chǎn)生結構框圖 正弦波信號仿真：因為幅度和

50、頻率調節(jié)不好仿真，下列圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準頻率輸入，RST為復位鍵，低電平復位，其他的輸入為調節(jié)鍵，CNT為數(shù)字正弦波數(shù)據(jù)。仿真如圖4-5所示。圖4-5 正弦波信號仿真 方波數(shù)據(jù)產(chǎn)生模塊產(chǎn)生框圖如圖4-5所示：CLK為主控模塊提供的頻率信號，RST為復位鍵，DIN為主控模塊提供幅度信號，DOUT為產(chǎn)生的波型數(shù)據(jù)信號。圖4-5 方波數(shù)據(jù)產(chǎn)生結構框圖方波信號仿真：因為幅度和頻率調節(jié)不好仿真，下列圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準頻率輸入RST為復位鍵，低電平復位，其他的輸入為調節(jié)鍵，CNT為數(shù)字方波數(shù)據(jù)。仿真如圖4-6所示。圖4-6 方波信號仿真 三角

51、波數(shù)據(jù)產(chǎn)生模塊產(chǎn)生框圖如圖4-7所示：CLK為主控模塊提供的頻率信號，RST為復位鍵，DIN為主控模塊提供幅度信號，DOUT為產(chǎn)生的波型數(shù)據(jù)信號。圖4-7 三角波數(shù)據(jù)產(chǎn)生結構框圖三角波信號仿真：因為幅度和頻率調節(jié)不好仿真，下列圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準頻率輸入，RST為復位鍵，低電平復位，其他的輸入為調節(jié)鍵，CNT為數(shù)字三角波數(shù)據(jù)。仿真如圖4-8所示。圖4-8 三角波信號仿真 鋸齒波數(shù)據(jù)產(chǎn)生模塊產(chǎn)生框圖如圖4-9所示：CLK為主控模塊提供的頻率信號，RST為復位鍵，DIN為主控模塊提供幅度信號，DOUT為產(chǎn)生的波型數(shù)據(jù)信號。圖4-9 鋸齒波數(shù)據(jù)產(chǎn)生結構框圖鋸齒波信號仿真

52、：由于鋸齒波信號與三角波信號仿真前面的數(shù)據(jù)相同，所以下面仿真截圖為仿真后面的數(shù)據(jù)。由于幅度和頻率調節(jié)不好仿真，下列圖為頻率和幅度恒定的波形仿真圖形，其中CLK為基準頻率輸入，RST為復位鍵，低電平復位，其他的輸入為調節(jié)鍵，CNT為數(shù)字鋸齒波數(shù)據(jù)。仿真如圖4-10所示。圖4-10 鋸齒波信號仿真5 硬件電路設計5.1 FPGA局部本設計使用的FPGA芯片為EPF10K50ETI144-2芯片芯片，其典型邏輯門數(shù)包括邏輯門和RAM為50000門，最大可用系統(tǒng)門數(shù)為116000門，邏輯單元Logic elements為2880個，邏輯陣列模塊Logic array blocks為360個，嵌入式陣列

53、模塊Embedded array blocks為10個，RAM總容量為20480字節(jié)，用戶可用的I/O引腳最多為310個。芯片的工作電壓為+5V。通常情況下在硬件調試的過程中一般使用下載電纜進行下載，而當調試完成以后要用配置芯片對FPGA進行配置。配置芯片在每次系統(tǒng)上電以后自動將配置文件加載到FPGA中形成電路。5.2 顯示單元電路液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點,在袖珍式儀表和低功耗應用系統(tǒng)中得到越來越廣泛的應用。 這里介紹的字符型液晶模塊是一種用5x7點陣圖形來顯示字符的液晶顯示器,根據(jù)顯示的容量可以分為1行16個字、2行16個字、2行20個字等等,這里以常用

54、的2行16個字的162液晶模塊來介紹它的編程方法。5.2.1 162液晶模塊引腳介紹162采用標準的14腳接口,其中:第1腳：VSS為地電源第2腳：VDD接5V正電源第3腳：V0為液晶顯示器比照度調整端,接正電源時比照度最弱,接地電源時比照度最高,比照度過高時會產(chǎn)生“鬼影,使用時可以通過一個10K的電位器調整比照度第4腳：RS為存放器選擇,高電平時選擇數(shù)據(jù)存放器、低電平時選擇指令存放器。第5腳：RW為讀寫信號線,高電平時進行讀操作,低電平時進行寫操作。當RS和RW共同為低電平時可以寫入指令或者顯示地址,當RS為低電平RW為高電平時可以讀忙信號,當RS為高電平RW為低電平時可以寫入數(shù)據(jù)。第6腳：

55、E端為使能端,當E端由高電平跳變成低電平時,液晶模塊執(zhí)行命令。第714腳：D0D7為8位雙向數(shù)據(jù)線。 第1516腳：空腳162液晶模塊內(nèi)部的字符發(fā)生存儲器CGROM)已經(jīng)存儲了160個不同的點陣字符圖形,如表1所示,這些字符有：阿拉伯數(shù)字、英文字母的大小寫、常用的符號、和日文假名等,每一個字符都有一個固定的代碼,比方大寫的英文字母“A的代碼是01000001B41H,顯示時模塊把地址41H中的點陣字符圖形顯示出來,我們就能看到字母“A。5.5.2 162液晶模塊指令162液晶模塊內(nèi)部的控制器共有11條控制指令,如下所示,它的讀寫操作、屏幕和光標的操作都是通過指令編程來實現(xiàn)的。說明：1為高電平、

56、0為低電平 指令1：清顯示,指令碼01H,光標復位到地址00H位置；指令2：光標復位,光標返回到地址00H；指令3：光標和顯示模式設置 I/D：光標移動方向,高電平右移,低電平左移 S:屏幕上所有文字是否左移或者右移。高電平表示有效,低電平那么無效；指令4：顯示開關控制。 D：控制整體顯示的開與關,高電平表示開顯示,低電平表示關顯示 C：控制光標的開與關,高電平表示有光標,低電平表示無光標 B：控制光標是否閃爍,高電平閃爍,低電平不閃爍；指令5：光標或顯示移位 S/C：高電平時移動顯示的文字,低電平時移動光標；指令6：功能設置命令 DL：高電平時為4位總線,低電平時為8位總線 N：低電平時為單行顯示,高電平時雙行顯示 F: 低電平時顯示5x7的點陣字符,高電平時顯示5x10的點陣字符；指令7：字符發(fā)生器RAM地址設置；指令8：DDRAM地址設置；指令9：讀忙信號和光標地址 BF：為忙標志位,高電平表示忙,此時模塊不能接收命令或者數(shù)據(jù),如果為低電平表示不忙；指令10：寫數(shù)據(jù)；指令11：讀數(shù)據(jù)。圖5-1 顯示電路5.3 數(shù)模轉換電路與信號幅度調節(jié)電路的設計 從ROM中讀出的波形幅度值，最終要經(jīng)過D/A轉換成相應的模擬波形，然后再通過低通濾波器輸出。理想的DAC是一個采樣保持系統(tǒng)，