第10章可編程邏輯器件ppt課件

1、第十章 可編程邏輯器件.1 概述.2 可編程陣列邏輯(PAL).3 通用陣列邏輯(GAL).4 CPLD 復(fù)雜可編程器件.1 概述每個(gè)器件的邏輯規(guī)模小，功耗相對比 較大，用其構(gòu)成的系統(tǒng)布線復(fù)雜，占 用PCB ( Printed Circuit Board) 板面積大。按邏輯功能數(shù)字電路可分為:1. 通用型: TTL74系列、CMOS4000系列等.2。公用型：為專門限定的產(chǎn)品或運(yùn)用設(shè)計(jì) 的產(chǎn)品ASIC-Application Specific integrated Circuit公用型比通用型用量少，因此設(shè)計(jì)本錢與制造本錢都高，.ASIC全定制半定制PLD用戶不可改硬件的軟化設(shè)計(jì)HCPLD3。

2、CPLD-complex4。FPGA-Field Gate2. GAL-Generic1.PAL-Array logicEPLD.硬件的軟化設(shè)計(jì)一個(gè)器件的邏輯功能可以經(jīng)過編程來配置.ISP-In System programmer技術(shù)這種技術(shù)指的是:只需把器件插入系統(tǒng)內(nèi)部的電路板上,就能對其進(jìn)展編程或再編程,從而使電子系統(tǒng)具有極強(qiáng)的靈敏性和適用性.這類器件是用E2PROM 或FLASH MEMORY存儲(chǔ)編程信息的.ICR -In Circuit Reconfigurability這類器件利用SRAM存儲(chǔ)信息,不需求在編程器上編程,可直接在PCB上對器件編程.通常編程信息存于外附加的EPROM,

3、E2PROM或軟硬盤上,在系統(tǒng)任務(wù)之前,先將存于器件外的編程信息輸入到器件內(nèi)的SRAM里,然后器件才開場任務(wù).可編程器件的構(gòu)成：邏輯單元陣列門 反相器、觸發(fā)器、宏單元可編程部分互聯(lián)資源聯(lián)線資源I/O單元此陣列可編程為所需得邏輯功能組合此為可編程的開關(guān)陣列.PLD中邏輯器件的符號:1.互補(bǔ)緩沖器AAA2.固定銜接3.編程銜接4.被擦除.5.與邏輯&Z=ACEABCDEZ=A+C+EABCDE6.或邏輯.2 可編程陣列邏輯PAL可編程與陣列、固定的或陣列和輸出反響單元構(gòu)成。沿用了prom中的熔絲式雙極型工藝。它又分為：1。根本與或陣列型PAL.2?？删幊梯斎?輸出型2輸入輸出端的數(shù)目可根據(jù)實(shí)踐需求

4、來配 置即提供雙相輸入/輸出功能.適于用來設(shè)計(jì)編碼、譯碼器、數(shù)據(jù)選擇器。也可用來做串行數(shù)據(jù)移位。它具有三態(tài)輸出緩沖器和反響緩沖器。因此1可構(gòu)成簡單的觸發(fā)器PAL.3。帶反響的存放型構(gòu)造在可編程輸入/輸出型的根底上加了一個(gè)D觸發(fā)器以及共用時(shí)鐘和共用輸出使能端因此，它具有記憶功能可構(gòu)成計(jì)數(shù)器、移位存放器等同步是序邏輯PAL.4。帶異或的存放器型構(gòu)造8個(gè)乘積項(xiàng)分兩組相或，然后作異或運(yùn)算在帶反響的存放型構(gòu)造根底上，將其內(nèi)部可使一些時(shí)序電路設(shè)計(jì)得到簡化PAL.5。算術(shù)選通反響型構(gòu)造在帶異或的存放器型構(gòu)造根底上，將輸入信號B與反響信號A經(jīng)算術(shù)選通后，再加到與陣列的輸入端。用于實(shí)現(xiàn)加、減、大于、小于等算術(shù)運(yùn)

5、算PAL.&AB1A+BAABAB0AB算術(shù)選通.6.異步可編程存放器輸出型構(gòu)造器件內(nèi)部的D觸發(fā)器的CP端、S端與R端均由公用乘積項(xiàng)單獨(dú)編程控制。而D端的電平由極性控制輸入決議。適宜于設(shè)計(jì)復(fù)雜異步時(shí)序邏輯電路PAL.極性控制用異或門來實(shí)現(xiàn) 1 111011110輸出高電平有效輸出低電平有效異或門或門. 通用陣列邏輯GALGALPAL型GALISP型GALFPLA型GALFPALField Programmable Logic Array.PAL型GALPAL +OLMC+ILMC+BLMC = GALOutput logic Macro cell輸出邏輯宏Bury logic Macro Ce

6、ll隱埋邏輯宏此邏輯單元不與I/O引出端相聯(lián).宏單元輸出構(gòu)造在器件的輸出與反響通路中添加了多路選擇器，大大加強(qiáng)了輸出和反響的靈敏性GAL. CPLD 復(fù)雜可編程器件CPLD由GAL開展而來,其主體仍是與陣列和邏輯宏構(gòu)造分區(qū)陣列構(gòu)造從內(nèi)部構(gòu)造來看,可分兩大類:.總結(jié)：從電路原理圖可得知:PAL-輸出構(gòu)造固定,只能一次編程GAL - 添加了輸出宏,使編程更靈敏與陣列可編程或陣列固定與陣列可編程 沒有獨(dú)立的或陣列.或門放在OLMC中了.CPLD-添加了與或規(guī)模,輸出宏數(shù)目,再新增了隱埋邏輯宏,開關(guān)矩陣.編程數(shù)據(jù)存在: EEprom 中如今的電子設(shè)備，單純用模擬電路實(shí)現(xiàn)的少，普通都是：.微弱信號放大高

7、速數(shù)據(jù)采集大功率輸出采用模擬電路信號處置控制采用數(shù)字電路CPU, MEMORY,PLD.以致如今許多電子系統(tǒng)僅由三種規(guī)范器件構(gòu)成: 1. CPU 微處置器 2. MEMORY 存儲(chǔ)器 3.CPLD 、FPGA 可編程器件.HDL作功能描畫邏輯綜合Logic Synthsis規(guī)劃布線器件實(shí)現(xiàn)門級仿真功能驗(yàn)證TOP-DOWN.TOP- DOWN設(shè)計(jì)方法的優(yōu)點(diǎn):1.從功能描畫開場,到物理實(shí)現(xiàn),這個(gè)過程符合 人的設(shè)計(jì)思想。2。功能設(shè)計(jì)可完全獨(dú)立于物理實(shí)現(xiàn)。HDL 可不含任何 器件的物理信息，到最后才 選器件。3。設(shè)計(jì)可再利用，設(shè)計(jì)結(jié)果完全可以以一種知識產(chǎn)權(quán)的方式用于不同的產(chǎn)品設(shè)計(jì)中。.采用TOPDOWN的設(shè)計(jì)其結(jié)果的優(yōu)劣取決于三個(gè)要素：1。描畫手段 ：VHDL、Veril