配套課件-數(shù)字電子技術(shù)(第四版)1

1、數(shù)字電子技術(shù)（第四版）緒論0.1數(shù)字信號(hào)與數(shù)字電路0.2數(shù)字電路的特點(diǎn)與分類0.3數(shù)字集成電路的發(fā)展趨勢緒論如圖0.1所示是數(shù)字鐘電路, 它既有時(shí)序邏輯電路(計(jì)數(shù)器)， 又有組合邏輯電路(譯碼器)和數(shù)碼顯示電路。 緒論圖0.1 數(shù)字鐘電路緒論0.1 數(shù)字信號(hào)與數(shù)字電路電子電路所處理的電信號(hào)可以分為兩大類： 一類是在時(shí)間和數(shù)值上都是連續(xù)變化的信號(hào), 稱為模擬信號(hào)， 如圖0.2（a）所示, 例如電流、 電壓等。 緒論用于傳遞、 加工和處理模擬信號(hào)的電子電路， 稱作模擬電路， 如放大器、 濾波器、 信號(hào)發(fā)生器等。 另一類是在時(shí)間和數(shù)值上都是離散的信號(hào)， 稱為數(shù)字信號(hào)， 如圖0.2(b)所示。緒論圖0

2、.2 模擬信號(hào)和數(shù)字信號(hào)（a） 模擬信號(hào); （b） 數(shù)字信號(hào)緒論 0.2 數(shù)字電路的特點(diǎn)與分類 0.2.1 數(shù)字電路的特點(diǎn)由圖0.2（b）可見數(shù)字信號(hào)是不連續(xù)的， 反映在電路上只有高電位和低電位兩種狀態(tài)，因此數(shù)字電路采用二進(jìn)制數(shù)來傳輸和處理數(shù)字信號(hào)。 在數(shù)字電路中， 通常用開關(guān)的接通與斷開來實(shí)現(xiàn)電路的高、 低電位兩種狀態(tài)。 將高電位稱為高電平， 用“1”來表示； 低電位稱為低電平， 用“0” 來表示； 反之亦然。 緒論0.2.2 數(shù)字電路的分類1) 按集成度分按集成度分， 數(shù)字集成電路可分為小規(guī)模(SSI， 每個(gè)硅片上有數(shù)十個(gè)邏輯門)、中規(guī)模（MSI， 每片有數(shù)百個(gè)邏輯門）、 大規(guī)模(LSI，

3、 每片有數(shù)千個(gè)邏輯門)和超大規(guī)模（VLSI， 每片數(shù)目大于1萬）等各種集成電路。緒論2） 按應(yīng)用范圍分按應(yīng)用范圍分， 集成電路有通用型和專用型兩類。 通用型是指已被定型的標(biāo)準(zhǔn)化、 系列化的產(chǎn)品， 適用于各種各樣功能的數(shù)字電路。 專用型是指為某種特殊用途專門設(shè)計(jì)、 具有特定的復(fù)雜而完整功能的數(shù)字集成電路， 如： 計(jì)算機(jī)中的存儲(chǔ)器芯片（RAM、 ROM）， 微處理器芯片（CPU）和語音芯片等。 緒論3） 按所用器件分按所用器件分， 數(shù)字電路有雙極型（TTL型）電路和單極型（MOS型）電路。 雙極型電路是用三極管作為開關(guān)實(shí)現(xiàn)邏輯功能的， 其開關(guān)速度快, 頻率高， 信號(hào)傳輸延遲時(shí)間短， 但制造工藝較復(fù)

4、雜。 緒論4） 按邏輯功能分按邏輯功能分， 數(shù)字電路有組合邏輯電路和時(shí)序邏輯電路。 組合邏輯電路沒有記憶功能， 其輸出信號(hào)的狀態(tài)只與當(dāng)時(shí)輸入信號(hào)狀態(tài)的組合有關(guān)， 而與電路前一時(shí)刻的輸出信號(hào)狀態(tài)無關(guān), 如編碼器、 譯碼器、 數(shù)據(jù)選擇器等都是典型的組合邏輯電路。緒論0.3 數(shù)字集成電路的發(fā)展趨勢1. 大規(guī)模納米技術(shù)(Nanotechnology)的出現(xiàn), 進(jìn)一步提高了集成電路的集成規(guī)模， 使集成電路的體積大大縮小, 降低了系統(tǒng)的功耗與成本, 而且提高了數(shù)字電路系統(tǒng)的可靠性。 緒論2. 低功耗功率損耗是許多電子產(chǎn)品研制、 生產(chǎn)、 推廣、 使用的一個(gè)重要的制約因素， 而系統(tǒng)功耗很大程度上又取決于所使用

5、的集成芯片或模塊。 現(xiàn)在， 由于集成技術(shù)更新和構(gòu)成集成芯片的材料不同, 使得超大規(guī)模的數(shù)字集成電路的功耗可低至毫瓦級(jí)。 低功耗大大拓展了數(shù)字集成電路的應(yīng)用領(lǐng)域。 緒論3. 高速度在現(xiàn)代信息時(shí)代， 人們對(duì)信息處理速度的要求越來越高。 集成電路芯片本身已經(jīng)是以納秒（ns）速度進(jìn)行工作的， 而且現(xiàn)在全世界都在積極研制超高速運(yùn)算的計(jì)算機(jī)， IBM公司甚至已經(jīng)開始研制一種運(yùn)算速度高達(dá)拍(1015)次每秒的超級(jí)計(jì)算機(jī)。 顯然數(shù)字集成電路信息處理速度的不斷提高是不容置疑的發(fā)展趨勢。緒論4. 可編程傳統(tǒng)的標(biāo)準(zhǔn)MSI/LSI數(shù)字集成電路是一種通用型集成電路。 對(duì)于復(fù)雜的數(shù)字系統(tǒng)的設(shè)計(jì)， 往往需要使用的集成芯片的

6、數(shù)量和種類比較多， 而且會(huì)增加系統(tǒng)的體積和功耗， 降低系統(tǒng)的可靠性， 也為器件的保存、 電路和設(shè)備的調(diào)試、 知識(shí)產(chǎn)權(quán)的保護(hù)等帶來了困難。緒論5. 可測試數(shù)字集成電路的規(guī)模越來越大， 功能也越來越復(fù)雜。 為了使數(shù)字系統(tǒng)的使用和維護(hù)更加方便， 所使用的邏輯模塊應(yīng)該具有“可測試性”(Testability)， 即可方便地對(duì)其進(jìn)行功能測試和故障診斷， 可測試性是未來數(shù)字集成電路的一個(gè)重要的發(fā)展趨勢。緒論6. 多值化傳統(tǒng)的數(shù)字集成電路是一種二值電路， 在信號(hào)的產(chǎn)生、 存儲(chǔ)、 傳送、 識(shí)別、 處理等方面具有很多優(yōu)點(diǎn)。 為了進(jìn)一步提高集成電路的信息處理能力， 除了在速度上下功夫外， 還可采用多值邏輯(Mul

7、tivalued Logic)電路。 第章數(shù)字電路基礎(chǔ)1.1數(shù)制與代碼1.2邏輯代數(shù)的基本運(yùn)算1.3邏輯代數(shù)的定律和運(yùn)算規(guī)則1.4邏輯函數(shù)的代數(shù)化簡法1.5邏輯函數(shù)的卡諾圖化簡圖1.1是一個(gè)樓房照明燈的控制電路。 圖中A、 B是控制照明燈F的兩個(gè)上、 下樓層開關(guān)。 其邏輯控制關(guān)系是在樓上閉合開關(guān)A， 可將燈打開； 在樓下閉合開關(guān)B， 又可以將燈關(guān)掉。 反之， 也可以在樓下開燈， 樓上關(guān)燈。 JA和JB是繼電器的兩個(gè)線圈， JA1、 JB1代表繼電器的常開觸點(diǎn)， JA2、 JB2代表繼電器的常閉觸點(diǎn)。圖1.1 樓房照明燈的邏輯控制電路 1.1 數(shù) 制 與 代 碼1.1.1 常用數(shù)制1. 二進(jìn)制數(shù)

8、 二進(jìn)制數(shù)的基數(shù)是2， 采用兩個(gè)數(shù)碼0和1。 計(jì)數(shù)規(guī)律是“逢二進(jìn)一”。 二進(jìn)制數(shù)各位的位權(quán)為20, 21, 22， 。 任何一個(gè)二進(jìn)制數(shù)都可以表示成以基數(shù)2為底的冪的求和式, 即位權(quán)展開式。例 1 （11010）2 =124+123+022+121+020如果是小數(shù)同樣可以表示為以基數(shù)2為底的冪的求和式。 但小數(shù)部分應(yīng)是負(fù)的次冪。例 2 (1011.1)2=123+022+121+120+1212. 八進(jìn)制數(shù)八進(jìn)制數(shù)的基數(shù)是8， 采用8個(gè)數(shù)碼0, 1, 2, 3, 4, 5, 6, 7。 計(jì)數(shù)規(guī)律是“逢八進(jìn)一”。 八進(jìn)制數(shù)各位的位權(quán)為80, 81, 82, 。 例 3 （325.24）8=38

9、2+281+580+281+4823. 十六進(jìn)制數(shù)十六進(jìn)制數(shù)的基數(shù)是16。 采用16個(gè)數(shù)碼0, 1, 2, 3, 4, 5, 6,7, 8, 9, A, B, C, D, E, F。 其中， A到F表示10到15。 計(jì)數(shù)規(guī)律是“逢十六進(jìn)一”。 十六進(jìn)制數(shù)各位的位權(quán)為160, 161, 162, 。 十六進(jìn)制數(shù)也可以表示成以基數(shù)16為底的冪的求和式。例 4 （70.3）16 =7161+0160+31611.1.2 不同進(jìn)制數(shù)的相互轉(zhuǎn)換1. 二進(jìn)制、 八進(jìn)制、 十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)方法： 按權(quán)展開并相加。 例5 (11011.11)2=(?)10解 按權(quán)展開:例 6 (25.4)8=(?)1

10、0解 按權(quán)展開:例 7 (AC.8)16=(?)10解 按權(quán)展開:2. 十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制、 八進(jìn)制、 十六進(jìn)制數(shù)方法: 分整數(shù)和小數(shù)兩部分。 整數(shù)為除以基數(shù)取余數(shù)倒讀(直到商為0)。 小數(shù)為乘以基數(shù)取整數(shù)順讀(直到小數(shù)為0或按要求保留位數(shù))。例 8 (14.625)10=(?)2解 (1) 整數(shù): (2) 小數(shù):即: (14.625)10=(1110.101)2 例 9 (28.75)10=(?)8解 (1) 整數(shù):(2) 小數(shù):即 (28.75)10=(34.6)8例 10 (0.39)10=(?)2解即 (0.39)10=(0.0110001)23. 二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制、 十六進(jìn)制數(shù)

11、由于二進(jìn)制和八進(jìn)制、 十六進(jìn)制之間正好滿足23、 24關(guān)系， 因此轉(zhuǎn)換時(shí)將二進(jìn)制數(shù)由小數(shù)點(diǎn)開始， 分別向兩側(cè)每三位或每四位一組， 若整數(shù)最高位不足一組， 在左邊加0補(bǔ)足一組， 小數(shù)最低位不足一組， 在右邊加0補(bǔ)足一組， 然后按每組二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)或十六進(jìn)制數(shù)。例 11 (1101101010.0110101)2=(？)8=(？)16 解 (001/101/101/010.011/010/100)2=(1552.324)8 (0011/0110/1010.0110/1010)2=(36A.6A)164. 八進(jìn)制、 十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)方法： 將每位八進(jìn)制或十六進(jìn)制數(shù)分別轉(zhuǎn)換為三位或四位

12、二進(jìn)制數(shù)碼。例 12 (236.74)8=(10011110.1111)2 (A6C.63)16=(101001101100.01100011)21.1.3 代碼1. BCD碼二-十進(jìn)制碼（簡稱BCD碼）， 指的是用四位二進(jìn)制數(shù)來表示一位十進(jìn)制數(shù)09。 按選取方式的不同， 可以得到如表1.1所示常用的幾種BCD編碼， 奇偶數(shù)校驗(yàn)碼等請(qǐng)查閱相關(guān)資料。8421BCD碼是常用的BCD碼， 它是一種有權(quán)碼， 8421就是指這種碼中各位的權(quán)分別為8、 4、 2、 1。 余3碼是無權(quán)碼， 余三碼是由8421碼加3后得到的。 BCD碼的表示方法也很簡單, 就是將十進(jìn)制數(shù)的各位數(shù)字分別用四位二進(jìn)制數(shù)碼表示出來

13、。 例如: 2. 格雷碼一位格雷碼與一位二進(jìn)制數(shù)碼相同， 是0和1。 由一位格雷碼得到兩位格雷碼的方法是將第一位的0、 1 以虛線為軸折疊， 反射出1、 0， 然后在虛線上方的數(shù)字前面加0， 虛線下方數(shù)字前面加1， 便得到了兩位格雷碼00、 01、 11、 10， 分別表示十進(jìn)制數(shù)03。 同樣的方法可以得到三位、 四位格雷碼， 如圖1.2所示。圖 1.2 格雷碼3. 數(shù)的原碼、 反碼和補(bǔ)碼表示1) 機(jī)器數(shù)與真值按我們習(xí)慣表示方法正5用+5表示， 二進(jìn)制數(shù)為+101； 負(fù)5用5表示， 二進(jìn)制數(shù)為 101。在數(shù)字設(shè)備中“+”、 “”也要數(shù)值化， 一般將數(shù)的最高位設(shè)為符號(hào)位， “0”表示為“+”，

14、“1”表示為“”。 例如：2) 原碼、 反碼及補(bǔ)碼(1) 原碼。 將數(shù)的真值形式中正數(shù)符號(hào)用符號(hào)位0表示， 負(fù)數(shù)符號(hào)用符號(hào)位1表示時(shí)， 叫做數(shù)的原碼形式， 簡稱原碼。 如絕對(duì)值為9的數(shù)， 它的真值形式和原碼形式如下所示（用四位數(shù)碼表示， 最高位為符號(hào)位）： (2) 反碼。 對(duì)于正數(shù)， 反碼與原碼相同； 對(duì)于負(fù)數(shù)， 符號(hào)位不變， 反碼數(shù)位由原碼數(shù)位逐位求反而得。 例如： +9用四位二進(jìn)制數(shù)表示為 9用四位二進(jìn)制數(shù)表示為 (3) 補(bǔ)碼。 對(duì)于正數(shù)， 原碼、 反碼和補(bǔ)碼的表示是相同的。 對(duì)于負(fù)數(shù)表示則不相同， 符號(hào)位不變， 其余各位取反， 并在最低位加1， 即在反碼最低位加1。 例如：3) 原碼、

15、反碼和補(bǔ)碼的算術(shù)運(yùn)算機(jī)器數(shù)有三種表示方法， 它們形成規(guī)則不同， 算術(shù)運(yùn)算的方法也不相同。例 13 已知X=+1101， Y=+0110， 用原碼、 反碼及補(bǔ)碼計(jì)算Z=XY。 解 (1) 原碼運(yùn)算。 采用原碼運(yùn)算時(shí)， 需將真值表示為原碼： X原=01101 Y原=00110 首先， 判別相減的兩數(shù)是同號(hào)還是異號(hào)。 若為同號(hào)， 則進(jìn)行減法； 若為異號(hào)， 則進(jìn)行加法。 本例X、 Y同號(hào)， 故進(jìn)行減法。 其次， 判別X、 Y的大小， 以便確定被減數(shù)。 本例|X|Y|, 故X為被減數(shù)， 結(jié)果的符號(hào)應(yīng)與X原相同。所以有： Z原=00111, 其真值Z=+0111。(2) 反碼運(yùn)算。 進(jìn)行反碼減法時(shí)可按X反

16、+Y反進(jìn)行， 將減法變?yōu)榧臃ㄟ\(yùn)算。 其運(yùn)算結(jié)果仍為反碼。 X反=01101 Y反=11001則Z反=X反+Y反， 其算式如下： 對(duì)反碼運(yùn)算是按下列規(guī)則進(jìn)行的： Z反=X+Y反=X反+Y反+符號(hào)位進(jìn)位所以有： Z反=00111, 其真值為Z=+0111。(3) 補(bǔ)碼運(yùn)算。 采用補(bǔ)碼運(yùn)算時(shí)， 需將真值表示為補(bǔ)碼， 其運(yùn)算過程與反碼運(yùn)算相似, 按X補(bǔ)+Y補(bǔ)進(jìn)行, 將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算。 其運(yùn)算結(jié)果仍為補(bǔ)碼。 X補(bǔ)=01101 Y補(bǔ)=11010 1.2 邏輯代數(shù)的基本運(yùn)算1.2.1 基本概念邏輯代數(shù)中的邏輯變量與普通代數(shù)的變量有一個(gè)共同的特點(diǎn)： 都是用字母A， B， C， X， Y， Z等來表示；

17、但也有明顯的不同點(diǎn)： 邏輯代數(shù)中的變量取值只有0和1，而這里的0和1并不表示具體的數(shù)值大小， 而是表示兩種相互對(duì)立的邏輯狀態(tài)。 1.2.2 三種基本運(yùn)算1. 與運(yùn)算只有當(dāng)決定事物結(jié)果的所有條件全部具備時(shí)， 結(jié)果才會(huì)發(fā)生， 這種邏輯關(guān)系稱為與邏輯關(guān)系(又稱與運(yùn)算)。 與邏輯模型電路如圖1.3所示, A、 是兩個(gè)串聯(lián)開關(guān)， 是燈， 用開關(guān)控制燈亮和滅的關(guān)系如表.2所示。圖 1.3 與邏輯電路圖表1.3是將輸入邏輯變量各種取值的組合和相應(yīng)的函數(shù)值排列而成的真值表。 它的輸入部分有N=2n項(xiàng)組合。 其中， n是輸入變量的個(gè)數(shù)。 兩個(gè)開關(guān)有22項(xiàng)組合； 若是三個(gè)開關(guān)， 則有23項(xiàng)組合。與運(yùn)算也稱“邏輯乘

18、”。 與運(yùn)算的邏輯表達(dá)式為: Y =AB或 Y = AB （“”號(hào)可省略） 與邏輯的運(yùn)算規(guī)律為： 輸入有得， 全得。 與邏輯的邏輯符號(hào)如圖1.4所示。圖 1.4 與邏輯符號(hào)與邏輯的波形圖如圖1.5所示。 該圖直觀地描述了任意時(shí)刻輸入與輸出之間的對(duì)應(yīng)關(guān)系及變化的情況。 圖 1.5 與邏輯波形圖 2. 或運(yùn)算或邏輯模型電路如圖1.6所示。 圖中， A、 B是兩個(gè)并聯(lián)開關(guān)， Y是燈。 用開關(guān)控制燈亮和滅的關(guān)系如表1.4所示。 從表中可知， 只要兩個(gè)開關(guān)有一個(gè)接通， 燈就會(huì)亮， 因此滿足或邏輯關(guān)系。 圖 1.6 或邏輯電路圖如果用1來表示燈亮和開關(guān)閉合， 用0表示燈滅和開關(guān)斷開， 則可得到或邏輯真值表

19、如表1.5所示?；蜻\(yùn)算也稱“邏輯加”。 或運(yùn)算的邏輯表達(dá)式為Y = A + B 或邏輯運(yùn)算的規(guī)律為： 有得， 全得。 或邏輯的邏輯符號(hào)如圖1.7所示。3. 非運(yùn)算在事件中， 結(jié)果總是和條件呈相反狀態(tài)， 這種邏輯關(guān)系稱為非邏輯(又稱非運(yùn)算)。 非邏輯的模型電路如圖1.8所示， A是開關(guān)， Y是燈， 開關(guān)控制燈亮和滅的關(guān)系如表1.6所示。 從表中可知， 如果開關(guān)A閉合， 燈就滅; 開關(guān)A斷開， 燈就亮； 因此其電路滿足非邏輯關(guān)系。 圖 1.8 非邏輯電路圖如果用1來表示燈亮和開關(guān)閉合， 用0表示燈滅和開關(guān)斷開， 則可得到非邏輯真值表如表1.7所示。 非運(yùn)算也稱“反運(yùn)算”。 非運(yùn)算的邏輯表達(dá)式為 Y

20、 = A 非邏輯運(yùn)算的規(guī)律為： 變， 變 ， 即“始終相反”。非邏輯的邏輯符號(hào)如圖1.9所示。1.2.3 常見的幾種復(fù)合邏輯關(guān)系與、 或、 非運(yùn)算是邏輯代數(shù)中最基本的三種運(yùn)算， 任何復(fù)雜的邏輯關(guān)系都可以通過與、或、 非組合而成。 幾種常見的復(fù)合邏輯關(guān)系的邏輯表達(dá)式、 邏輯符號(hào)及邏輯真值表如表1.8 所示。 1.2.4 邏輯函數(shù)及其表示方法1. 邏輯函數(shù)一般函數(shù)， 當(dāng)A, B, C, 的取值確定之后， Y的值也就唯一確定了。 Y稱為A, B,C, 的函數(shù)。 邏輯函數(shù)也是如此， 但其變量取值只有和。 邏輯函數(shù)的一般表達(dá)式可以寫為Y=F（A, B, C, ）與、 或、 非是三種基本的邏輯運(yùn)算， 即三

21、種基本的邏輯函數(shù)。2. 邏輯函數(shù)的表示方法及轉(zhuǎn)換邏輯函數(shù)可以用邏輯真值表、 邏輯表達(dá)式、 邏輯圖、 波形圖、 卡諾圖等方法來表示。 其中， 真值表是描述邏輯函數(shù)各個(gè)輸入變量的取值組合和輸出邏輯函數(shù)取值之間對(duì)應(yīng)關(guān)系的表格。 每一個(gè)輸入變量有0， 1兩個(gè)取值，n個(gè)變量就有2n個(gè)不同的取值組合。例14 已知函數(shù)的邏輯表達(dá)式A。 要求: 列出相應(yīng)的真值表； 已知輸入波形， 畫出輸出波形； 畫出邏輯圖。 解 (1) 根據(jù)邏輯表達(dá)式， 畫出邏輯圖如圖1.10所示。(2) 將A, B, C的所有組合代入邏輯表達(dá)式中進(jìn)行計(jì)算， 得到真值表如表1.9所示。 (3) 根據(jù)真值表， 畫出例14的輸出波形， 如圖1.

22、11所示。 圖 1.10 例 14 的邏輯圖圖 1.11 例 14 的波形圖例 15 已知函數(shù)Y的邏輯圖如圖1.12所示， 寫出函數(shù)Y的邏輯表達(dá)式。 解 據(jù)邏輯圖逐級(jí)寫出輸出端函數(shù)表達(dá)式如下： 最后得到函數(shù)Y的表達(dá)式為圖 1.12 例15的邏輯圖例 16 已知真值表如表1.10所示， 根據(jù)真值表寫出邏輯表達(dá)式。解 根據(jù)真值表寫邏輯表達(dá)式方法寫出邏輯表達(dá)式為1.3 邏輯代數(shù)的定律和運(yùn)算規(guī)則1.3.1 基本定律與普通代數(shù)一樣， 邏輯代數(shù)也有相應(yīng)的定律和規(guī)則。 表1.11列出了邏輯代數(shù)的基本定律, 這些定律可直接利用真值表證明, 如果等式兩邊的真值表相同, 則等式成立。 例 17 證明反演律 A +

23、 B = AB。 證 列出 A + B 及 AB 的真值表如表 1.12 所示。 1.3.2 基本規(guī)則1. 代入規(guī)則 在任何一個(gè)邏輯等式中， 如果將等式兩邊的某一變量都用一個(gè)函數(shù)代替， 則等式依然成立。 這個(gè)規(guī)則稱為代入規(guī)則。 例 18 已知等式AB。 若用BC 代替等式中的B， 根據(jù)代入規(guī)則， 等式仍然成立。 即可見， 摩根定律對(duì)任意多個(gè)變量都成立。 由代入規(guī)則可推出: 2. 反演規(guī)則若求一個(gè)邏輯函數(shù)的反函數(shù)時(shí)， 只要將函數(shù)中所有“”換成“”， “”換成“”； “”換成“”， “”換成“”； 原變量換成反變量， 反變量換成原變量； 則所得到的邏輯函數(shù)式就是邏輯函數(shù)的反函數(shù)。 例 19 求的反

24、函數(shù)。解3. 對(duì)偶規(guī)則是一個(gè)邏輯表達(dá)式， 如果將中的“”換成“”， “”換成“”， “”換成“”， “”換成“”， 所得到新的邏輯函數(shù)式Y(jié)， 就是的對(duì)偶函數(shù)。 對(duì)于兩個(gè)函數(shù), 如果原函數(shù)相等, 那么其對(duì)偶函數(shù)、 反函數(shù)也相等。 例 20 求的對(duì)偶式Y(jié)。 解（）1.4 邏輯函數(shù)的代數(shù)化簡法根據(jù)邏輯定律和規(guī)則， 一個(gè)邏輯函數(shù)可以有多種表達(dá)式。 例如：1. 并項(xiàng)法利用A的公式， 將兩項(xiàng)合并為一項(xiàng)， 并消去一個(gè)變量。 例 21 2. 吸收法利用A+AB=A的公式消去多余的乘積項(xiàng)。 例 22 3. 消去法利用A+AB=A+B， 消去多余的因子。 例 23 4. 配項(xiàng)法利用A=A(B+)， 增加必要的乘積

25、項(xiàng)， 然后再用公式進(jìn)行化簡。例 24 例 25 化簡函數(shù)。 1.5 邏輯函數(shù)的卡諾圖化簡1.5.1 邏輯函數(shù)的最小項(xiàng)1. 最小項(xiàng)的定義在n個(gè)輸入變量的邏輯函數(shù)中， 如果一個(gè)乘積項(xiàng)包含n 個(gè)變量， 而且每個(gè)變量以原變量或反變量的形式出現(xiàn)且僅出現(xiàn)一次， 那么該乘積項(xiàng)稱為該函數(shù)的一個(gè)最小項(xiàng)。 對(duì)n個(gè)輸入變量的邏輯函數(shù)來說， 共有2n個(gè)最小項(xiàng)。 2. 最小項(xiàng)的性質(zhì)(1) 對(duì)于任意一個(gè)最小項(xiàng)， 只有變量的一組取值使得它的值為1， 而取其他值時(shí)， 這個(gè)最小項(xiàng)的值都是0。 (2) 若兩個(gè)最小項(xiàng)之間只有一個(gè)變量不同， 其余各變量均相同， 則稱這兩個(gè)最小項(xiàng)滿足邏輯相鄰。 (3) 對(duì)于任意一種取值全體最小項(xiàng)之和為

26、1。 (4) 對(duì)于一個(gè)n輸入變量的函數(shù), 每個(gè)最小項(xiàng)有n個(gè)最小項(xiàng)與之相鄰。 3. 最小項(xiàng)的編號(hào)為了表達(dá)方便， 最小項(xiàng)通常用mi表示， 下標(biāo)i即最小項(xiàng)編號(hào)， 用十進(jìn)制數(shù)表示。 編號(hào)的方法是： 先將最小項(xiàng)的原變量用1、 反變量用0表示， 構(gòu)成二進(jìn)制數(shù)； 將此二進(jìn)制數(shù)轉(zhuǎn)換成相應(yīng)的十進(jìn)制數(shù)就是該最小項(xiàng)的編號(hào)。 按此原則， 三個(gè)變量的最小項(xiàng)編號(hào)如表1.13所示。 4. 最小項(xiàng)的卡諾圖n個(gè)變量的邏輯函數(shù)， 由2n個(gè)最小項(xiàng)組成。 卡諾圖的變量標(biāo)注均采用循環(huán)碼形式。 這樣上下、 左右之間的最小項(xiàng)都是邏輯相鄰項(xiàng)。 特別是， 卡諾圖水平方向同一行左、 右兩端的方格也是相鄰項(xiàng)， 同樣垂直方向同一列上、 下頂端兩個(gè)方

27、格也是相鄰項(xiàng)， 卡諾圖中對(duì)稱于水平和垂直中心線的四個(gè)外頂格也是相鄰項(xiàng)。二變量卡諾圖： 它有22=4個(gè)最小項(xiàng)， 因此有四個(gè)方格， 卡諾圖上面和左面的0表示反變量， 1表示原變量， 左上方標(biāo)注變量, 斜線下面為A, 上面為B, 也可以交換, 每個(gè)小方格對(duì)應(yīng)著一種變量的取值組合, 如圖1.13（a）所示。 三變量卡諾圖： 有23=8個(gè)最小項(xiàng)， 如圖1.13（b）所示。 四變量卡諾圖： 有24=16個(gè)最小項(xiàng)， 如圖1.13（c）所示。圖 1.13 變量卡諾圖(a) 二變量卡諾圖； (b) 三變量卡諾圖； (c) 四變量卡諾圖5. 最小項(xiàng)表達(dá)式任何一個(gè)邏輯函數(shù)都可以表示成若干個(gè)最小項(xiàng)之和的形式, 這樣的

28、邏輯表達(dá)式稱為最小項(xiàng)表達(dá)式(又稱標(biāo)準(zhǔn)式)。 下面舉例說明將邏輯表達(dá)式展開為最小項(xiàng)表達(dá)式的方法。例 26 將邏輯函數(shù)Y(A, B, C)=AB+BC展開成最小項(xiàng)之和的形式。 解 為了書寫方便， 通常用最小項(xiàng)編號(hào)來代表最小項(xiàng)， 可以寫為一個(gè)確定的邏輯函數(shù)， 它的最小項(xiàng)表達(dá)式是唯一的。例 27 將邏輯函數(shù) Y(A, B)=A+B 展開成最小項(xiàng)之和的形式。 解 例 28 寫出三變量函數(shù)的最小項(xiàng)表達(dá)式。 解 利用摩根定律將函數(shù)變換為與或表達(dá)式， 然后展開成最小項(xiàng)之和形式。1.5.2 卡諾圖化簡邏輯函數(shù)1. 邏輯函數(shù)的卡諾圖(1) 根據(jù)邏輯函數(shù)的最小項(xiàng)表達(dá)式求函數(shù)卡諾圖。 只要將表達(dá)式Y(jié)中包含的最小項(xiàng)對(duì)應(yīng)

29、的方格內(nèi)填1， 沒有包含的項(xiàng)填0（或不填）， 就得到函數(shù)卡諾圖。 例 29 將例27用卡諾圖表示。 解 將表達(dá)式Y(jié)中包含的最小項(xiàng)對(duì)應(yīng)的方格內(nèi)填1， 如圖1.14所示。 (2） 根據(jù)真值表畫卡諾圖。圖 1.14 例 29 的卡諾圖例 30 已知三變量Y的真值表如表1.14所示， 畫出卡諾圖。 解 根據(jù)真值表直接畫出卡諾圖如圖1.15所示。(3) 根據(jù)表達(dá)式直接得出函數(shù)的卡諾圖。例 31 將Y=BC+CD+BCD+ACD用卡諾圖表示。解 BC： 在B=1， C=1對(duì)應(yīng)的方格（無論A， D取何值）得m6, m7, m14, m15 在對(duì)應(yīng)位置填1； CD: 在C=1, D=0 對(duì)應(yīng)的方格中填1， 即

30、m2, m6, m10, m14; BCD: 在B=0， C=D=1 的方格中填1， 即m3, m11； ACD: 在A=C=0, D=1 的方格中填1， 即m1, m5。 所得卡諾圖如圖1.16所示。圖 1.16 例31的卡諾圖例 32 將用卡諾圖表示。 解 （1） 利用摩根定律去掉非號(hào)， 直到最后得到一個(gè)與或表達(dá)式， 即 （2） 根據(jù)與或表達(dá)式畫出卡諾圖， 如圖1.17所示。圖 1.17 例 32 的卡諾圖2. 邏輯函數(shù)卡諾圖化簡法(1) 化簡依據(jù)。 利用公式AB+AB=A將兩個(gè)最小項(xiàng)合并消去表現(xiàn)形式不同的變量。(2) 合并最小項(xiàng)的規(guī)律。 利用卡諾圖合并最小項(xiàng)有兩種方法： 圈0得到反函數(shù)，

31、 圈1得到原函數(shù)， 通常采用圈1的方法。 只有滿足2m個(gè)最小項(xiàng)的相鄰項(xiàng)才能合并， 如2， 4， 8， 16個(gè)相鄰項(xiàng)可合并。 而且相鄰關(guān)系應(yīng)是封閉的， 如m0, m1, m2, m3四個(gè)最小項(xiàng), m0與m1, m1與m3, m3與m2均相鄰, 且m2與m0還相鄰， 這樣的2m個(gè)相鄰的最小項(xiàng)可合并。 (3) 化簡方法。 消去不同變量， 保留相同變量。 兩個(gè)相鄰項(xiàng)可合并為一項(xiàng)， 消去一個(gè)表現(xiàn)形式不同的變量， 保留相同變量。 四個(gè)相鄰項(xiàng)可合并為一項(xiàng)， 消去兩個(gè)表現(xiàn)形式不同的變量， 保留相同變量。 八個(gè)相鄰項(xiàng)可合并為一項(xiàng)， 消去三個(gè)表現(xiàn)形式不同的變量， 保留相同變量。 依次類推， 2m個(gè)相鄰項(xiàng)合并可消去

32、m個(gè)不同變量， 保留相同變量。如圖1.18所示為最小項(xiàng)合并的過程。 圖 1.18 最小項(xiàng)合并卡諾圖 (4) 讀出化簡結(jié)果的方法。 一個(gè)卡諾圈得到一個(gè)與項(xiàng), 將各個(gè)卡諾圈所得的乘積項(xiàng)相或, 得到化簡后的邏輯表達(dá)式。 (5) 用卡諾圖法化簡邏輯函數(shù)的步驟。 化簡步驟如下: 畫出函數(shù)的卡諾圖。 畫卡諾圈: 按合并最小項(xiàng)的規(guī)律, 將2 m 個(gè)相鄰項(xiàng)為1的小方格圈起來。 讀出化簡結(jié)果。 例 33 化簡 解 化簡步驟如下： 函數(shù)的卡諾圖如圖1.19所示， 為了便于化簡， “0”可以不填。 畫卡諾圈： 按合并最小項(xiàng)的規(guī)律畫卡諾圈如圖1.19所示。 按消去不同、 保留相同的方法寫出邏輯表達(dá)式。 圖 1.19

33、例 32 卡諾圖化簡過程例 34 化簡 解 （1） 畫出函數(shù)的卡諾圖, 如圖1.20所示。(2) 按合并最小項(xiàng)的規(guī)律可畫出三個(gè)卡諾圈， 如圖1.20所示。 (3) 寫出化簡后的邏輯表達(dá)式圖 1.20 例 34 的卡諾圖例 35 化簡 解 畫函數(shù)的卡諾圖， 化簡過程如圖1.21所示。 合并最小項(xiàng)得到的邏輯表達(dá)式為圖 1.21 例 35 的卡諾圖1.5.3 具有約束項(xiàng)的邏輯函數(shù)的化簡1. 約束項(xiàng)邏輯函數(shù)中的約束項(xiàng)表示方法如下： 如一個(gè)邏輯函數(shù)的約束項(xiàng)是ABC、 ABC、 ABC、 ABC, 則可以寫成下列等式： 或 2. 具有約束項(xiàng)的函數(shù)化簡 具有約束項(xiàng)的化簡步驟如下： 填入具有約束項(xiàng)的函數(shù)卡諾圖

34、。 畫卡諾圈合并（約束項(xiàng)“”使結(jié)果簡化看作“1”， 否則為“0”）。 寫出化簡結(jié)果（消去不同， 保留相同）。例 36 已知約束條件為ABD+CD=0， 求最簡的函數(shù)表達(dá)式。解 （1） 根據(jù)約束條件求約束項(xiàng) ABD+CD=0 配項(xiàng)展開為即（2） 根據(jù)與或表達(dá)式和約束條件畫卡諾圖， 如圖1.22所示。（3） 畫卡諾圈， 約束項(xiàng)可以為“0”或者為“1”。 從卡諾圖看， 約束項(xiàng)全“1”時(shí)得到最簡邏輯函數(shù)表達(dá)式及其約束項(xiàng)如下：圖 1.22 例36的卡諾圖例37 已知 求最簡的函數(shù)表達(dá)式。解 (1) 根據(jù)最小項(xiàng)表達(dá)式畫卡諾圖如圖1.23所示。(2) 畫卡諾圈， 得到邏輯函數(shù)表達(dá)式： 圖 1.23 例37的

35、卡諾圖例 38 十字路口的交通信號(hào)燈, 紅、 綠、 黃燈分別用A、 B、 C來表示。 燈亮用1來表示， 燈滅用0來表示。 車輛通行狀態(tài)用Y來表示， 停車時(shí)Y為0， 通車時(shí)Y為1。 用卡諾圖化簡此邏輯函數(shù)。解 (1) 在實(shí)際交通信號(hào)燈工作時(shí)， 不可能有兩個(gè)或兩個(gè)以上的燈同時(shí)亮(燈全滅時(shí), 允許車輛感到安全時(shí)可以通行)。 根據(jù)題目要求列出真值表， 如表1.15所示。(2) 根據(jù)真值表畫卡諾圖， 如圖1.24所示。(3) 畫卡諾圈合并最小項(xiàng), 其中約束項(xiàng)可以當(dāng)作0或1, 目的是要得到最簡的結(jié)果。 Y = A C第 2 章集成門電路2.1概述2.2TTL 集成門電路2.3CMOS集成門電路 2.1 概

36、 述邏輯門電路是指能夠?qū)崿F(xiàn)各種基本邏輯關(guān)系的電路， 簡稱“門電路”或邏輯元件。 各種邏輯門均可用半導(dǎo)體器件(如二極管、 三極管和場效應(yīng)管等)來實(shí)現(xiàn)。 最基本的門電路是與門、 或門和非門。 利用與、 或、 非門就可以構(gòu)成各種邏輯門。 在邏輯電路中, 邏輯事件的是與否用電路電平的高、 低來表示。 高電平是一種狀態(tài)， 而低電平是另一種狀態(tài)， 分別用“0”和“1”表示。 若用1代表高電平、 0代表低電平， 稱為正邏輯; 若用1代表低電平、 0代表高電平， 則稱為負(fù)邏輯。2.2 TTL集成門電路TTL門電路由雙極型晶體三極管構(gòu)成， 它的特點(diǎn)是速度快， 抗靜電能力強(qiáng)， 集成度低， 功耗大， 目前廣泛應(yīng)用于

37、中、 小規(guī)模集成電路。 圖2.1是一個(gè)由與非門構(gòu)成的多數(shù)表決器。 A、 B、 C為輸入端， Y為輸出端。 當(dāng)A、 B、 C中兩個(gè)或兩個(gè)以上變量為1時(shí)， Y為1， 其余情況Y=0。 電路輸入、 輸出間的邏輯關(guān)系如表2.1所示。圖 2.1 多數(shù)表決器邏輯圖2.2.1 TTL與非門的工作原理1. 電路組成如圖2.2所示是TTL與非門電路圖及邏輯符號(hào)。 此電路也稱五管五阻電路。 它是由輸入級(jí)、 中間級(jí)和輸出級(jí)三部分組成的。 圖 2.2 TTL集成與非門電路圖及邏輯符號(hào)(a) 電路； (b) 符號(hào)(1) 輸入級(jí)。輸入級(jí)由多發(fā)射極管V1和電阻R1組成。 其作用是對(duì)輸入變量A、 B、 C實(shí)現(xiàn)邏輯與， 所以它

38、相當(dāng)于一個(gè)與門。 V1的發(fā)射極為“與”門的輸入端， 集電極為“與”門的輸出端。 從邏輯功能上看， 圖2.3（a）所示的多發(fā)射極三極管可以等效為圖2.3（b）所示的形式。圖 2.3 多發(fā)射極晶體管及其等效形式(a) 多發(fā)射極晶體管； (b) 等效形式(2) 中間級(jí)。 中間級(jí)由V2、 R2和R3組成。 V2的集電極和發(fā)射極輸出兩個(gè)相位相反的信號(hào)， 作為V3和V5的驅(qū)動(dòng)信號(hào)。 (3) 輸出級(jí)。輸出級(jí)由V3、 V4、 V5和R4、 R5組成， 這種電路形式稱為推拉式電路。 其中， R4為分流電阻， 可以減小復(fù)合管的穿透電流； R5為限流電阻， 防止負(fù)載電流過大燒毀器件。 2. 工作原理(1) 輸入全部

39、為高電平。當(dāng)輸入A、 B、 C均為高電平， 即UIH = 3.6 V時(shí)， V1基極電位升高， 從圖2.3（b）中可知， V1的基極電位足以使V1的集電結(jié)和V2、 V5的發(fā)射結(jié)導(dǎo)通。 而V2的集電極壓降可以使V3導(dǎo)通，但它不能使V4導(dǎo)通。 V5由V2提供足夠的基極電流而處于飽和狀態(tài)。 因此輸出為低電平: UO=UOL=UCE50.3 V(2) 輸入至少有一個(gè)為低電平。 當(dāng)輸入至少有一個(gè)（A端）為低電平， 即UIL = 0.3 V時(shí)， V1與A端連接的發(fā)射結(jié)正向?qū)ǎ?從圖2.3(b)中可知， V1集電極電位UC1使V2、 V5均截止， 而V2的集電極電壓足以使V3， V4導(dǎo)通。 因此輸出為高電平

40、： UO=UOHUCCUBE3UBE4=50.70.7=3.6 V2.2.2 TTL與非門的外特性與參數(shù)1. 電壓傳輸特性TTL與非門電壓傳輸特性是表示輸出電壓UO隨輸入電壓UI變化的一條曲線， 其測試電路及電壓傳輸特性曲線如圖2.4所示。圖 2.4 TTL與非門電壓傳輸特性（a） 測試電路示意圖; （b） 曲線（1） AB段。 輸入電壓UI0.6 V時(shí)， V1工作在深度飽和狀態(tài)，UCES10.1 V, UB20.7 V, 故V2、 V5截止， V3、 V4導(dǎo)通， UO3.6 V為高電平。 與非門處于截止?fàn)顟B(tài)， 所以把AB段稱截止區(qū)。 （2） BC段。 輸入電壓 0.6 VUI1.3 V時(shí)，

41、0.7 VUB21.4 V ， V2開始導(dǎo)通， V5仍未導(dǎo)通，V3、 V4處于射極輸出狀態(tài)。 隨UI的增加， UB2增加， UC2下降， 并通過V3、 V4使UO也下降。 因?yàn)閁O基本上隨UI的增加而線性減小， 故把BC段稱線性區(qū)。 （3） CD段。 輸入電壓1.3 VUI1.4 V時(shí)， V5開始導(dǎo)通，并隨UI的增加趨于飽和。 使輸出UO為低電平。 所以把CD段稱轉(zhuǎn)折區(qū)或過渡區(qū)。 (4) DE段。 當(dāng)UI1.4 V時(shí), V2、 V5飽和， V4截止， 輸出為低電平。 與非門處于飽和狀態(tài)。 所以把DE段稱飽和區(qū)。2. 主要參數(shù)（1） 輸出高電平UOH和輸出低電平UOL。 電壓傳輸特性曲線截止區(qū)的

42、輸出電壓為UOH， 飽和區(qū)的輸出電壓為UOL。 一般產(chǎn)品規(guī)定UOH2.4 V， UOL0.4 V。 （2） 閾值電壓Uth。 電壓傳輸特性曲線轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的輸入電壓為Uth， 也稱門檻電壓。一般TTL與非門的Uth 1.4 V。 （3） 關(guān)門電平UOFF和開門電平UON。保證輸出電平為額定高電平（2.7 V左右）時(shí)， 允許輸入低電平的最大值， 稱為關(guān)門電平UOFF。 通常UOFF1 V , 一般產(chǎn)品要求UOFF0.8 V。 保證輸出電平達(dá)到額定低電平（0.3 V）時(shí)， 允許輸入高電平的最小值， 稱為開門電平UON。 通常UON1.4 V， 一般產(chǎn)品要求UON1.8 V。 （4） 噪聲容限U

43、NL、 UNH。 在實(shí)際應(yīng)用中， 由于外界干擾、 電源波動(dòng)等原因， 可能使輸入電平UI偏離規(guī)定值。 為了保證電路可靠工作， 應(yīng)對(duì)干擾的幅度有一定限制， 稱為噪聲容限。 它是用來說明門電路抗干擾能力的參數(shù)。 低電平噪聲容限是指在保證輸出為高電平的前提下， 允許疊加在輸入低電平UIL上的最大正向干擾（或噪聲）電壓。 用UNL表示:UNL = UOFF UIL 高電平噪聲容限是指在保證輸出為低電平的前提下， 允許疊加在輸入高電平UIH上的最大負(fù)向干擾（或噪聲）電壓。 用UNH表示： UNH = UIH UON (5) 輸入短路電流IIS。當(dāng)UI=0時(shí)， 流經(jīng)這個(gè)輸入端的電流稱為輸入短路電流IIS。

44、在如圖2.5所示電路中，輸入短路電流的典型值約為1.5 mA。圖 2.5 IIS的計(jì)算(6) 輸入漏電流IIH。當(dāng)UIUth時(shí), 流經(jīng)輸入端的電流稱為輸入漏電流IIH， 即V1倒置工作時(shí)的反向漏電流。 其值很小， 約為10 A。 (7) 扇出系數(shù)N。扇出系數(shù)是以同一型號(hào)的與非門作為負(fù)載時(shí)， 一個(gè)與非門能夠驅(qū)動(dòng)同類與非門的最大數(shù)目， 通常N8。 （8） 平均延遲時(shí)間tpd。平均延遲時(shí)間指輸出信號(hào)滯后于輸入信號(hào)的時(shí)間， 它是表示開關(guān)速度的參數(shù)， 如圖2.6所示。 從輸入波形上升沿的中點(diǎn)到輸出波形下降沿中點(diǎn)之間的時(shí)間稱為導(dǎo)通延遲時(shí)間 tPHL； 從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)之間的時(shí)間

45、稱為截止延遲時(shí)間tPLH, 所以TTL與非門平均延遲時(shí)間為一般, TTL與非門tpd為340 ns。2.2.3 TTL與非門產(chǎn)品介紹部分常用中小規(guī)模TTL門電路的型號(hào)及功能如表2.2所示。 實(shí)際應(yīng)用中， 可根據(jù)電路需要選用不同的型號(hào)。 圖2.7所示是74LS00及74LS20管腳排列示意圖。 74LS00由四個(gè)2輸入與非門構(gòu)成， 它有14個(gè)管腳， 其中GND、 VCC管腳為接地端和電源端； 管腳1A、 1B； 2A、 2B； 3A、 3B和4A、 4B分別為四個(gè)與非門的輸入端； 管腳1Y、 2Y、 3Y和4Y分別為它們的輸出端。 74LS20由兩個(gè)4輸入與非門構(gòu)成。 圖 2.7 74LS00、

46、 74LS20管腳圖我國TTL門電路產(chǎn)品型號(hào)命名和國際通用的美國德克薩斯（TEXAS）所規(guī)定的電路品種、 電參數(shù)、 封裝等方面一致， 以便于互換。 TTL集成門的型號(hào)命名如下: TTL器件型號(hào)由五部分組成， 其符號(hào)和意義如表2.3所示。 常用數(shù)字集成電路一覽表見附錄。 例如:2.2.4 TTL門的改進(jìn)電路在提高工作速度、 降低功耗、 加強(qiáng)抗干擾能力以及提高集成度等幾個(gè)方面。 由此產(chǎn)生了一系列改進(jìn)型TTL門, 如圖 2.8 所示。 性能比較好的門電路應(yīng)該是工作速度既快，功耗又小的門電路。目前LS系列TTL門電路tpd5 ns， 而功耗僅有2mW， 因而得到廣泛應(yīng)用。 圖 2.8 各種系列的TTL

47、門電路我國TTL集成電路目前有CT54/74（典型、 普通）、 CT54/74H（高速）、 CT54/74S（肖特基）和CT54/74LS（低功耗）等四個(gè)系列國家標(biāo)準(zhǔn)的集成門電路。 它們的主要性能指標(biāo)如表2.4所示。 在TTL門電路中， 無論是哪一種系列， 只要器件品名相同， 那么器件功能就相同，只是性能不同。 例如, 74LS00與7400兩個(gè)集成門電路， 都是2輸入的與非門， 但是其性能是有區(qū)別的。 2.2.5 TTL門電路的其他類型1. 集電極開路門（OC門）在實(shí)際使用中， 可直接將幾個(gè)邏輯門的輸出端相連， 這種輸出直接相連， 實(shí)現(xiàn)輸出與功能的方式稱為線與。 圖2.9所示為實(shí)現(xiàn)線與功能的

48、電路。 電路中， 當(dāng)Y1或Y2只要有一個(gè)是低電平時(shí)， Y為低電平； 只有當(dāng)Y1、 Y2均為高電平時(shí)， Y才為高電平。 即Y=Y1Y2圖2.9 與非門的線與連接但是普通TTL與非門的輸出端是不允許直接相連的， 因?yàn)楫?dāng)一個(gè)門的輸出為高電平（Y1）， 另一個(gè)為低電平（Y2）時(shí)， 將有一個(gè)很大的電流從UCC經(jīng)Y1到Y(jié)2， 到導(dǎo)通門的V5管， 如圖2.10所示。 這個(gè)電流不僅會(huì)使導(dǎo)通門的輸出電平抬高而破壞電路的邏輯關(guān)系， 還會(huì)因功耗過大而損壞該門電路。 圖2.10 TTL與非門直接線與的情況為了能使TTL門直接相連， 實(shí)現(xiàn)線與功能， 制成了集電極開路的TTL與非門， 簡稱OC(Open Collecto

49、r)門， 其電路及符號(hào)如圖2.11所示。 它與普通TTL與非門不同的是： V5的集電極是斷開的， 必須經(jīng)外接電阻RL接通電源后， 電路才能實(shí)現(xiàn)與非邏輯及線與功能。圖 2.11 OC門電路圖2.12是實(shí)現(xiàn)線與邏輯的OC門， 其邏輯表達(dá)式為Y=ABCDEF 由于輸出級(jí)的電源和集電極負(fù)載電阻是外接的， 因而恰當(dāng)?shù)剡x擇電源電壓UCC和負(fù)載電阻RL， 就可以保證線與電路正常工作。 圖 2.12 OC門線與邏輯 *外接電阻RL的選取。 假設(shè)有n個(gè)OC門接成線與的形式， 其輸出負(fù)載為m個(gè)TTL與非門， 如圖2.13所示。 圖 2.13 RL的選取當(dāng)所有OC門都為截止?fàn)顟B(tài)時(shí)， 輸出電壓UO為高電平， 為保證輸

50、出的高電平不低于規(guī)定值， RL不能太大。 根據(jù)圖2.13（a）所示的情況， RL的最大值為式中, n為OC門并聯(lián)的個(gè)數(shù)， m為并聯(lián)負(fù)載門的個(gè)數(shù)， IOH為OC門輸出管截止時(shí)的漏電流， IIH為負(fù)載門輸入端為高電平時(shí)的輸入漏電流。 當(dāng)有一個(gè)OC門處于導(dǎo)通狀態(tài)時(shí)， 輸出電壓UO為低電平。 而且應(yīng)保證在最不利的情況下, 即所有負(fù)載電流全部流入惟一的一個(gè)導(dǎo)通門時(shí)， 輸出低電平仍低于規(guī)定值。 根據(jù)圖2.13(b)所示的情況， RL的最小值為式中, ILmax是導(dǎo)通OC門所允許的最大漏電流， IIS為負(fù)載門的輸入短路電流。 綜合以上兩種情況， RL的選取應(yīng)滿足： RLminRLRLmax為了減少負(fù)載電流的

51、影響， RL值應(yīng)選接近RLmin的值。 當(dāng)然， 其他類型的TTL門電路同樣可以制成集電極開路形式。 目前生產(chǎn)的OC門品種有與門、 非門、 或非門等。 2. 三態(tài)門（TSL門）所謂三態(tài)門， 是指邏輯門的輸出除有高、 低電平兩種狀態(tài)外， 還有第三種狀態(tài)高阻狀態(tài)（或稱禁止?fàn)顟B(tài)）的門電路， 簡稱TSL(Tristate Logic)門。 其電路組成是在TTL與非門的輸入級(jí)多了一個(gè)控制器件D， 如圖2.14(a)所示。 對(duì)應(yīng)符號(hào)如圖2.14(b)所示。圖 2.14 三態(tài)門電路、 符號(hào)在圖2.14(a)中， E為控制端或稱使能端。 當(dāng)E1時(shí)， 二極管D截止， TSL門與TTL門功能一樣： Y=AB 當(dāng)E0

52、時(shí)， V1處于正向工作狀態(tài)， 促使V2、 V5截止， 同時(shí), 通過二極管D使V3基極電位鉗制在 V左右， 致使V4也截止。 這樣V4、 V5都截止， 輸出端呈現(xiàn)高阻狀態(tài)。TSL門中控制端E除高電平有效外， 還有為低電平有效的， 這時(shí)的電路符號(hào)如圖2.14(c)所示。三態(tài)門的主要用途是實(shí)現(xiàn)多個(gè)數(shù)據(jù)或控制信號(hào)的總線傳輸， 如圖2.15所示。 當(dāng)各個(gè)門的使能端E1、 E2、 E3為高電平時(shí)， 輸出呈高阻狀態(tài)， 相當(dāng)于各門與總線CD斷開。 將E1、 E2、 E3輪流接低電平時(shí)， 則A1、 B1， A2、 B2， A3、 B3三組數(shù)據(jù)就會(huì)輪流地按與非關(guān)系送到總線上去。 圖 2.15 三態(tài)門的應(yīng)用舉例2.

53、2.6 TTL集成門電路使用注意事項(xiàng)在使用TTL集成門電路時(shí)， 應(yīng)注意以下事項(xiàng)：(1) 電源電壓（UCC）應(yīng)滿足在標(biāo)準(zhǔn)值5 V+10% 的范圍內(nèi)。 (2) TTL電路的輸出端所接負(fù)載， 不能超過規(guī)定的扇出系數(shù)。 (3) 注意TTL門多余輸入端的處理方法。1. 與非門與非門多余輸入端的三種處理方法如圖2.16所示。圖 2.16 與非門多余輸入端的處理方法(a) 接電源; (b) 通過R接電源; （c） 與使用輸入端并聯(lián)2. 或非門或非門多余輸入端的三種處理方法如圖2.17所示。圖 2.17 或非門多余輸入端的處理方法(a) 接地; (b) 通過R接地; （c） 與使用輸入端并聯(lián) 2.3 CMOS

54、集成門電路2.3.1 CMOS門電路1. 與非門圖2.18是一個(gè)兩輸入的CMOS與非門電路。 它由四個(gè)增強(qiáng)型絕緣柵型場效應(yīng)管組成， V1、 V2為兩個(gè)串聯(lián)的NMOS管， V3、 V4為兩個(gè)并聯(lián)的PMOS管。 圖 2.18 CMOS與非門當(dāng)A、 B兩個(gè)輸入端均為高電平時(shí)， V1、 V2導(dǎo)通， V3、 V4截止，輸出為低電平。 當(dāng)A、 B兩個(gè)輸入端中只要有一個(gè)為低電平時(shí)， V1、 V2中必有一個(gè)截止， V3、 V4中必有一個(gè)導(dǎo)通， 使輸出為高電平。 電路的邏輯關(guān)系為Y=AB2. 或非門CMOS或非門電路如圖2.19所示。 當(dāng)A、 B兩個(gè)輸入端均為低電平時(shí)，V1、 V2截止， V3、 V4導(dǎo)通， 輸

55、出Y為高電平； 當(dāng)A、 B兩個(gè)輸入中有一個(gè)為高電平時(shí)， V1、 V2中必有一個(gè)導(dǎo)通， V3、 V4中必有一個(gè)截止， 輸出為低電平。 電路的邏輯關(guān)系為 Y=A+B圖 2.19 CMOS或非門3. CMOS傳輸門傳輸門是數(shù)字電路用來傳輸信號(hào)的一種基本單元電路。 其電路和符號(hào)如圖2.20所示，PMOS、 NMOS兩管的柵極G分別接互補(bǔ)的控制信號(hào)C和C， P溝道和N溝道兩管的源極和漏極分別連在一起作為傳輸門的輸入端和輸出端。 圖 2.20 CMOS傳輸門當(dāng)控制信號(hào)C=1（UDD）（C=0）時(shí)， 輸入信號(hào)UI接近于UDD， 則UGS1UDD， 故V1截止， V2導(dǎo)通； 如輸入信號(hào)UI接近0， 則V1導(dǎo)通

56、， V2截止； 如果UI接近UDD/2， 則V1、V2同時(shí)導(dǎo)通。 所以， 傳輸門相當(dāng)于接通的開關(guān)， 通過不同的管子連續(xù)向輸出端傳送信號(hào)。 2.3.2 CMOS門電路系列及型號(hào)的命名法CMOS邏輯門器件有三大系列: 4000系列、 74C系列和硅-氧化鋁系列。前兩個(gè)系列應(yīng)用很廣， 而硅-氧化鋁系列因價(jià)格昂貴目前尚未普及。 1. 4000系列表2.5列出了4000系列CMOS器件型號(hào)組成符號(hào)及意義。表2.6列出了國外主要生產(chǎn)公司的產(chǎn)品代號(hào)。 例如：2. 74C系列74C系列有： 普通74C系列、 高速CMOS74HC/HCT系列及先進(jìn)的CMOS74AC/ACT系列。 其中, 74HCT和74ACT

57、系列可直接與TTL相兼容。 它們的功能及管腳設(shè)置均與TTL74系列保持一致。 此系列器件型號(hào)組成符號(hào)及意義參照表2.3。2.3.3 CMOS集成電路使用注意事項(xiàng)(1) 避免靜電損失。 存放CMOS電路不能用塑料袋， 要用金屬將管腳短接起來或用金屬盒屏蔽。 工作臺(tái)應(yīng)當(dāng)用金屬材料覆蓋并應(yīng)良好接地。 焊接時(shí)， 電烙鐵殼應(yīng)接地。 (2) 多余輸入端的處理方法。CMOS電路的輸入阻抗高， 易受外界干擾的影響， 所以CMOS電路的多余輸入端不允許懸空。 多余輸入端應(yīng)根據(jù)邏輯要求或接電源UDD（與非門、 與門）， 或接地（或非門、或門）， 或與其他輸入端連接。2.3.4 CMOS電路與TTL電路的連接1.

58、TTL電路驅(qū)動(dòng)CMOS電路(1) 當(dāng)TTL電路驅(qū)動(dòng)4000系列和HC系列CMOS時(shí)， 如電源電壓UCC與UDD均為 5 V 時(shí)， TTL與CMOS電路的連接如圖2.21（a）所示。 在電源電壓UDD=5 V時(shí)， CMOS電路的輸入高電平的下限值為3.5 V， 而TTL電路的輸出高電平的下限值為2.4 V， 顯然CMOS和TTL電路不能直接相連。 此時(shí)通過上拉電阻R將TTL輸出電平抬高來實(shí)現(xiàn)這兩種電路的連接。 如UCC與UDD不同時(shí)， TTL與CMOS電路的連接方法如圖2.21（b）所示。 TTL的輸出端仍可以接一上拉電阻， 但需要使用集電極開路門。 另外還可采用專用的CMOS電平轉(zhuǎn)移器（如CC

59、4502、 CC40109等）完成TTL對(duì)CMOS電路的接口， 電路如圖2.21（c）所示。圖 2.21 TTL-CMOS電路的接口2. CMOS電路驅(qū)動(dòng)TTL電路當(dāng)CMOS電路驅(qū)動(dòng)TTL電路時(shí)， 由于CMOS驅(qū)動(dòng)電流小， 因而對(duì)TTL電路的驅(qū)動(dòng)能力有限。為實(shí)現(xiàn)CMOS和TTL電路的連接， 可經(jīng)過CMOS“接口”電路（如CMOS緩沖器CC4049等）， 如圖2.22所示。 圖 2.22 CMOS-TTL電路的接口第 3 章組合邏輯電路3.1組合邏輯電路的分析方法和設(shè)計(jì)方法3.2編碼器3.3譯碼器3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器3.5數(shù)字比較器3.6算術(shù)運(yùn)算電路圖3.1是利用74LS148編碼器監(jiān)控

60、8個(gè)房間的防盜報(bào)警編碼電路， 若8個(gè)房間任何一個(gè)有異常情況， 其傳感器便輸出一個(gè)零電平到編碼器的輸入端， 編碼器輸出3位二進(jìn)制代碼到微處理器89C51。圖3.1 74LS148微處理器報(bào)警編碼電路3.1 組合邏輯電路的分析方法和設(shè)計(jì)方法3.1.1 組合邏輯電路的分析方法例 1 分析如圖3.2所示組合邏輯電路的功能。 解 （1） 寫出邏輯表達(dá)式：圖 3.3 例 2 的邏輯電路（2） 化簡：（3） 列真值表: 如表3.1所示。由表3.1可知， 當(dāng)輸入A、 B、 C中1的個(gè)數(shù)小于2時(shí)， 輸出Y為1； 否則為0。例 2 分析如圖3.3所示組合邏輯電路的功能。 圖 3.3 例 2 的邏輯電路 解 (1)