航天772所高校專項(xiàng)科研計(jì)劃項(xiàng)目簡版doc資料

1、航天 772所高校專項(xiàng)科研計(jì)劃 2013年度招標(biāo)項(xiàng)目指南 （簡版）目錄0 TOC o 1-5 h z HYPERLINK l bookmark10 o Current Document 基于SoPC芯片的微納衛(wèi)星綜合電子系統(tǒng)設(shè)計(jì)與測試技術(shù) 1 HYPERLINK l bookmark12 o Current Document 基于8位微控制器的全數(shù)字 DC/DC模塊的設(shè)計(jì)1 HYPERLINK l bookmark14 o Current Document ESD 設(shè)計(jì)技術(shù)研究 2 HYPERLINK l bookmark16 o Current Document 1Gbps2.5Gbps 高

2、速 Serdes 電路研究 3SpaceWire 總線應(yīng)用開發(fā)環(huán)境設(shè)計(jì) 4 HYPERLINK l bookmark18 o Current Document 星載異構(gòu)多核可重構(gòu) SoC 集成開發(fā)環(huán)境設(shè)計(jì)5 HYPERLINK l bookmark20 o Current Document SPARC V8 處理器仿真模型接口設(shè)計(jì)及驗(yàn)證 6 HYPERLINK l bookmark22 o Current Document 倒裝焊陶瓷封裝可靠性評估及檢測 7 HYPERLINK l bookmark24 o Current Document 低照度微光探測器 8 HYPERLINK l boo

3、kmark26 o Current Document 高幀頻CMOS相機(jī)圖像采集處理技術(shù) 9 HYPERLINK l bookmark28 o Current Document FPGA測試向量開發(fā)自動(dòng)化技術(shù) 10 HYPERLINK l bookmark30 o Current Document 偽距定位算法研發(fā) 11 HYPERLINK l bookmark32 o Current Document 高精度載波相位定位算法研究12 HYPERLINK l bookmark34 o Current Document 基于硅基技術(shù)的射頻功率放大器（RFPA）設(shè)計(jì) 1314、項(xiàng)目指南基于SoPC

4、芯片的微納衛(wèi)星綜合電子系統(tǒng)設(shè)計(jì)與測試技術(shù)研究內(nèi)容該項(xiàng)目面向微納衛(wèi)星綜合電子應(yīng)用，兼容 CubeSat、NanoSat標(biāo)準(zhǔn)衛(wèi)星接口 低軌應(yīng)用，基于國產(chǎn)SoPCS片研發(fā)兼容CubeSatm構(gòu)的微納衛(wèi)星綜合電子系統(tǒng)及 其配套軟件。研究內(nèi)容包括：1)基于SoPCE片計(jì)算機(jī)板設(shè)計(jì)、調(diào)試；2)操作系統(tǒng)及其BSP植；多傳感器融合控制算法研制和移植；搭建演示系統(tǒng)及其系統(tǒng)測試。注：此項(xiàng)目甲方可提供相關(guān)硬件模塊和軟件環(huán)境。1.1.2 成果形式1) 計(jì)算機(jī)板2)控制軟件C語言源碼和matlab仿真環(huán)境實(shí)驗(yàn)演示系統(tǒng)設(shè)計(jì)文檔、使用手冊、實(shí)驗(yàn)報(bào)告、論文技術(shù)指標(biāo)SPARC V處理器內(nèi)核控制軟件姿態(tài)定位精度(二維定位精度10

5、m; 高程精度 12m; 三軸指向精度：10)尺寸、重量符合詳版要求研制周期和課題經(jīng)費(fèi)研制周期：2 年。課題經(jīng)費(fèi)：35 萬元。8位微控制器的全數(shù)字DC/DC模塊的設(shè)計(jì)1.2.1研究內(nèi)容依托于我所8位微控制器、ADC專換器、模擬開關(guān)和功率驅(qū)動(dòng)器件，研究全數(shù) 字DC/DC勺基礎(chǔ)部分拓?fù)浣Y(jié)構(gòu)和核心部分控制器，形成一套完整的全數(shù)字DC/DC解決方案。研究內(nèi)容包括：1）全數(shù)字DC/DC勺拓?fù)浣Y(jié)構(gòu)；2）核心控制器的體系結(jié)構(gòu)和算法； 3）全數(shù)字DC/DC1塊的演示實(shí)驗(yàn)板。成果形式在舁 廳P文檔代碼演示環(huán)境1成果物清單核心控制器代碼全數(shù)字DC/DC真塊功能演示板2項(xiàng)目工作報(bào)告驗(yàn)證環(huán)境及激勵(lì)代碼3驗(yàn)證測試報(bào)告其

6、他代碼技術(shù)指標(biāo)1）輸入電壓：28V2）輸出電壓：單路輸出，+5V3）輸出功率：5W4）輸出輸入隔離：是5）輸出紋波：50mVp-p6）效率：90%7）過壓保護(hù)：額定輸出電壓以上土 10%8）上電過沖：5%定電壓，單調(diào)上升9）輸出電壓：可調(diào)節(jié)研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：20萬。ESD設(shè)計(jì)技術(shù)研究研究內(nèi)容CMOS1成電路高壓輸入ESD&護(hù)技術(shù)基于指定工藝，可保證 80 PIN芯片2000V ESD（HBM通過的保護(hù)結(jié)構(gòu)。2）多電壓域混合信號SoC全芯片ESD設(shè)計(jì)技術(shù)基于指定工藝，針對三個(gè)（含）以上 domain域的ESD計(jì)技術(shù)研究，解決嵌入式模擬IP隔離引起的多個(gè)（三個(gè)以上）電壓域

7、之間的全芯片ESD減弱問題。3）器件級、電路級ES帥真技術(shù)研究基于指定工藝，針對不同結(jié)構(gòu)的有效器件與電路， 開發(fā)ES帥真環(huán)境，建立 ES附真模型，掌握ES而真方法，達(dá)到可預(yù)先評估 ESDS計(jì)水平的目的。1.3.2成果形式在舁 廳P文檔版圖及模型1成果物清單器件及電路級ESD真型2項(xiàng)目工作報(bào)告多電壓域ESDS計(jì)結(jié)構(gòu)原理圖、版圖3ESDt模方法及仿真流程高壓輸入端口 ESCK計(jì)結(jié)構(gòu)原理圖、版圖4多電壓域ESD計(jì)文檔5高壓輸入端口 ESD方護(hù)文檔1.3.3技術(shù)指標(biāo)研究內(nèi)容技本指標(biāo)高壓輸入端口 ESD 防護(hù)技術(shù)輸入正負(fù)10V,電源電壓3.3V80 PIN全芯片測試HBM 2000VES而真技術(shù)器件級仿

8、真結(jié)果與測試電路測試結(jié)果誤差小于20%電路級仿真結(jié)果與實(shí)測結(jié)果誤差小于 200V多電壓域ESD設(shè)計(jì)三個(gè)（含）以上電壓域 600 PIN SOC ESD 2000V（HBM1.3.4研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：20萬1Gbps2.5Gbps 高速 Serdes 電路研究1.5 SpaceWire總線應(yīng)用開發(fā)環(huán)境設(shè)計(jì)研究內(nèi)容本課題的研究對象為 8b/10b Serdes工作頻率1Gbps2.5Gbps工作電壓 2.5V,具有片上8-bit/10-bit編/解碼器及Comma檢測功能，用片上PLL實(shí)現(xiàn)對低 速參考時(shí)鐘的頻率綜合。通過本課題的研究，需實(shí)現(xiàn)以下關(guān)鍵技術(shù)的突破：1)高速時(shí)鐘

9、和數(shù)據(jù)恢復(fù)(CDR技術(shù)2)串行輸出的可編程預(yù)加重(Programmable Preemphasis)技術(shù)3)信號丟失檢測(LOS技術(shù)4) COMMA檢測(Comma Detect放術(shù)成果形式在舁 廳P類別名稱1文檔Serdes研制總結(jié)報(bào)告2IPSerdes IP(包含原理圖，GDS文件)3硬件Serdes專用高速測試板4軟件Serdes圖覆蓋性測試1可量或測試方法5文檔Serdes IPffl試報(bào)告1.4.3技術(shù)指標(biāo)參數(shù)測試條件最小 典型 最大單位VOD(p)預(yù)加重VODRt=50 QPREM=high655725795mVRt=50 QPREM=low590650710VOD(d) 尢預(yù)力口

10、重 VODRt=50 Q540600660mVV(cmt)發(fā)送器共模電壓Rt=50 Q100012501400mVVID接收器輸入差模2001600mVV(cmr)接收器共模電壓Rt=50 Q100012502250mV串行數(shù)據(jù) total jitter(p-p)差分輸出jitter2.5 Gbps, PRB略式0.20UI差分輸出jitter1.6 Gbps, PRB略式0.16UItr,tf差分輸出上升、下降時(shí)間(20%80%。Rt=50Q, CL=5pf150pstd(Tx latency)3438bitstr(Rx latency)76107bits注：電路需可在-55+125C溫度范

11、圍內(nèi)，VDD=3.3 10%1.4.4研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：30萬。研究內(nèi)容基于航天 772 所研制的 SpaceWire 通訊芯片組，立足國內(nèi)應(yīng)用需求，建立SpaceWire 網(wǎng)絡(luò)應(yīng)用開發(fā)平臺， 研究鏈路冗余方案和網(wǎng)絡(luò)傳輸?shù)臅r(shí)間確定性方案，開發(fā)SpaceWire 網(wǎng)絡(luò)驅(qū)動(dòng)程序，實(shí)現(xiàn)網(wǎng)絡(luò)應(yīng)用和數(shù)據(jù)傳輸效率、誤碼、傳輸延遲等性能評估，支持SpaceWire 網(wǎng)絡(luò)冗余。成果形式完善的SpaceWire 網(wǎng)絡(luò)硬件環(huán)境，包括基于5 個(gè)通訊控制器的節(jié)點(diǎn)和 2個(gè)路由器節(jié)點(diǎn)。完善的SpaceWire 網(wǎng)絡(luò)應(yīng)用程序和支持庫，可對網(wǎng)絡(luò)進(jìn)行性能評估。完整的SpaceWire 網(wǎng)絡(luò)開發(fā)平臺軟、

12、硬件文檔。技術(shù)指標(biāo)SpaceWire總線傳輸速率200Mbps,系統(tǒng)時(shí)鐘大于30MHz。2)節(jié)點(diǎn)板和路由器板具有PCI USB和Ethernet接口。3) 網(wǎng)絡(luò)系統(tǒng)具備誤碼率測試能力，具備網(wǎng)絡(luò)性能評估、監(jiān)控能力和冗余能力。1.5.4 研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：20萬。星載異構(gòu)多核可重構(gòu)SoC集成開發(fā)環(huán)境設(shè)計(jì)研究內(nèi)容基于Eclipse平臺，研究針對異構(gòu)多核可重構(gòu) SoC的軟件開發(fā)工具集成和管理方法， 研制具有良好圖形界面的多核系統(tǒng)一體化集成開發(fā)環(huán)境， 實(shí)現(xiàn)程序開發(fā)、調(diào)試、優(yōu)化和數(shù)據(jù)可視化，有效支持多核SoC的推廣與應(yīng)用。具體研究內(nèi)容包括:并行編程技術(shù)研究。多核調(diào)試器設(shè)計(jì)技術(shù)研究

13、。多核性能分析工具技術(shù)研究。函數(shù)庫設(shè)計(jì)。成果形式完整的多核集成開發(fā)軟件系統(tǒng)規(guī)范的軟件系統(tǒng)文檔典型應(yīng)用示范技術(shù)指標(biāo)支持主流操作系統(tǒng)平臺并行程序開發(fā)工具多核調(diào)試模塊性能分析工具函數(shù)庫研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：30萬。SPARC V8處理器仿真模型接口設(shè)計(jì)及驗(yàn)證研究內(nèi)容基于SPARCV8指令精確模型，設(shè)計(jì) AMBA總線接口；建立驗(yàn)證環(huán)境、設(shè)計(jì) 驗(yàn)證激勵(lì)，進(jìn)行SPARC V魴真模型及AMBA接口的功能驗(yàn)證；對V8仿真模型及 驗(yàn)證環(huán)境和激勵(lì)進(jìn)行封裝，實(shí)現(xiàn)參數(shù)配置和自動(dòng)運(yùn)行。完成基于SPARC V8勺SoC 設(shè)計(jì)、性能分析、功能驗(yàn)證、IP集成。成果形式在舁 廳P文檔代碼演示環(huán)境11成果物

14、清單AMBA總線接口代碼1套演示環(huán)境2項(xiàng)目工作報(bào)告驗(yàn)證環(huán)境及激勵(lì)代碼3 1仿真模型總線接口設(shè)計(jì)手冊封裝配置代碼4驗(yàn)證環(huán)境設(shè)計(jì)手冊其他代碼5驗(yàn)證功能點(diǎn)及激勵(lì)說明手冊6 封裝配置說明手冊技術(shù)指標(biāo)V8仿真模型可被 VC2005 VC2008和gcc編譯；V8仿真模型能夠執(zhí)行Mibench等程序；3)驗(yàn)證環(huán)境支持主流的EDA仿真工具；4)功能點(diǎn)覆蓋率達(dá)到100%;Testbench對CPU的占用時(shí)間應(yīng)小于總體占用時(shí)間的 30%;6)仿真模型配置支持符合IP-XACT勺工具。研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：20萬。倒裝焊陶瓷封裝可靠性評估及檢測研究內(nèi)容對航天772所陶瓷FC封裝器件，對芯片凸

15、點(diǎn)的分布進(jìn)行優(yōu)化設(shè)計(jì)，實(shí)現(xiàn) FC 器件的壽命預(yù)測；對芯片凸點(diǎn)及倒裝焊器件的檢測方法進(jìn)行研究，建立倒裝焊封裝工藝質(zhì)量控制體系；對倒裝焊焊點(diǎn)的微觀組織演變，全面評估和分析倒裝焊封 裝可靠性，建立倒裝焊封裝可靠性評估理論基礎(chǔ)。主要研究內(nèi)容包括：1）倒裝焊焊點(diǎn)熱應(yīng)力分析及壽命預(yù)測；2）凸點(diǎn)制備對倒裝焊可靠性的影響；3）倒裝焊工藝可靠性分析；4）底部填充可靠性分析；5）倒裝焊凸點(diǎn)檢測方法研究。成果形式在舁 廳P文檔名稱1FC-CCG給格器件2項(xiàng)目工作報(bào)告3倒裝焊封裝工藝可靠性評估報(bào)告4倒裝焊仿真分析報(bào)告5設(shè)計(jì)規(guī)范6工藝規(guī)范與檢驗(yàn)標(biāo)準(zhǔn)技術(shù)指標(biāo)1）芯片凸點(diǎn)直徑為80 pm200pm,凸點(diǎn)節(jié)距為150仙m30

16、0 pm;FC-CCG就件抗溫度循環(huán)（-65150C）能力學(xué)1000次；FC-CCG段件抗熱沖擊（-65150C）能力學(xué)500次；4）倒裝焊仿真分析凸點(diǎn)數(shù)量1500。1.8.4研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：30萬。低照度微光探測器研究內(nèi)容基于航天772所CMOS APS羊片，研究高靈敏度的可見光傳感器和像增強(qiáng)器 實(shí)現(xiàn)的微光探測器，實(shí)現(xiàn)微弱光照度下的清晰成像和視頻成像。掌握微光成像增 強(qiáng)技術(shù)、低噪聲處理/抑制技術(shù)、高畫質(zhì)圖像采集/處理技術(shù)等。形成相應(yīng)的原理 樣機(jī)，達(dá)到微光探測需求，初步達(dá)到樣品要求。成果形式在舁 廳P文檔代碼樣機(jī)1成果物清單軟件驅(qū)動(dòng)源代碼原理樣機(jī)兩臺套2項(xiàng)目工作報(bào)告

17、編譯環(huán)境代碼3軟硬件系統(tǒng)的開發(fā)技術(shù)報(bào)告、使 用說明書其他代碼和腳本4微光探測器產(chǎn)品說明書5硬件原理圖、PCB8圖技術(shù)指標(biāo)1）像素規(guī)模：1024X1024;2）像素率：20MHz;3）圖像灰度：12位；4）最低照度：1X10-4lux F145）可實(shí)現(xiàn)對100400m距離內(nèi)目標(biāo)物的有效識別；6）微光探測器系統(tǒng)的輸出的圖像信噪比應(yīng)不低于50dB;7）重量：不超過2Kg （包括鏡頭）。研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：20萬。高幀頻CMOS相機(jī)圖像采集處理技術(shù)研究內(nèi)容本項(xiàng)目基于航天772所提供的CMOS APS羊片，研究高幀頻CMOS AP潴件 的測試相機(jī)系統(tǒng)，掌握測試系統(tǒng)的高像素率圖像采

18、集技術(shù)、傳輸技術(shù)、低噪聲處 理技術(shù)、相關(guān)圖像處理技術(shù)等。成果形式在舁 廳P文檔代碼樣機(jī)1成果物清單相機(jī)系統(tǒng)驅(qū)動(dòng)程序、PC機(jī) 操作面板、數(shù)據(jù)采集/傳輸 等源代碼原理樣機(jī)兩臺套2項(xiàng)目工作報(bào)告編譯環(huán)境代碼3軟硬件系統(tǒng)的開發(fā)技術(shù)報(bào) 告、使用說明書圖像采集/處理、低噪聲處 理等程序4硬件原理圖、PCB8圖其他代碼和腳本5軟件設(shè)計(jì)說明及編譯環(huán)境技術(shù)指標(biāo)1）測試系統(tǒng)指標(biāo)? 像素率： 40MHz;?圖像灰度：12位；? 緩存深度: 16M Byte；? 圖像輸出接口： CameraLink?相機(jī)系統(tǒng)總噪聲： 200e-；? 功耗：6W02）樣機(jī)性能?具有子母板結(jié)構(gòu)，可適應(yīng)不同分辨率規(guī)格的 APS芯片測試演示擴(kuò)

19、展需求;?人機(jī)操作界面顯示的參數(shù)信息清晰、全面，且參數(shù)可連續(xù)調(diào)整；?預(yù)留測試數(shù)據(jù)端接口，監(jiān)測測試激勵(lì)信號的控制、調(diào)試和輸出信號。研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：20萬。FPGA測試向量開發(fā)自動(dòng)化技術(shù)研究內(nèi)容通過對Xilinx公司FPGA產(chǎn)品體系架構(gòu)以及測試結(jié)構(gòu)的研究，建立 XDL語言 分析數(shù)據(jù)庫、基于XDL的自動(dòng)化向量設(shè)計(jì)流程、測試向量自動(dòng)開發(fā)軟件和測試覆 蓋率統(tǒng)計(jì)工具，形成用于批生產(chǎn)的工程化測試向量。本課題的成果包括Virtex、Virtex2、Virtex4等3個(gè)系列的工程化測試向量，可應(yīng)用于這些系列的批生產(chǎn)。1.11.2成果形式在舁 廳P文檔代碼1成果物清單:測試向量集2項(xiàng)目

20、工作報(bào)告基于 XDL的向量開發(fā)自動(dòng)化軟件的 源代碼3XDL向量設(shè)計(jì)方法說明XDL數(shù)據(jù)庫4向量覆蓋率說明覆蓋率統(tǒng)計(jì)軟件代碼5XDL節(jié)點(diǎn)描述及語法規(guī)則說明r其他代碼和腳本6配置碼流及向量對應(yīng)表技術(shù)指標(biāo)1）測試向量至少涵蓋 Virtex系列典型產(chǎn)品，Virtex 2系列典型產(chǎn)品，Virtex4 系列典型產(chǎn)品；2）測試向量的邏輯資源及內(nèi)嵌IP核的測試覆蓋率95%;互聯(lián)資源的測試覆 蓋率90%;3）基于XDL的測試向量自動(dòng)化開發(fā)軟件，單個(gè)向量編譯時(shí)間 5分鐘，自動(dòng) 生成資源覆蓋率統(tǒng)計(jì)數(shù)據(jù)。研制周期和課題經(jīng)費(fèi)研制周期：2年。課題經(jīng)費(fèi)：30萬。偽距定位算法研發(fā)研究內(nèi)容面向北斗二代導(dǎo)航大眾及行業(yè)的導(dǎo)航應(yīng)用的巨

21、大的市場，基于自主知識產(chǎn)權(quán)北斗二代/GPS多模衛(wèi)星導(dǎo)航基帶SoC芯片，完成單星座或多星座的兼容定位算法（PVP的研發(fā)，輸出衛(wèi)星導(dǎo)航偽距定位結(jié)果。研究內(nèi)容包括：1）定位算法研究，對動(dòng)態(tài)模型與觀測量誤差進(jìn)行建模， 定位輸出平滑穩(wěn)定；2）具備航跡推算功能；3）完好性（RAIM）算法研究；4）以上算法完成C語言實(shí)現(xiàn)，并且進(jìn)行算法優(yōu)化，滿足設(shè)計(jì)規(guī)范。注：項(xiàng)目開展需依托導(dǎo)航芯片部提供的導(dǎo)航模塊（BMN2200S）,其射頻為潤芯3007,基帶SoC為我所BM3013,包含的頻點(diǎn) GPS L1北斗B1、B&成果形式在舁 廳P文檔代碼樣機(jī)1成果物清單偽距定位代碼1套算法驗(yàn)證環(huán)境2項(xiàng)目工作報(bào)告完好性代碼3算法說明文檔三星定位代碼4功能性能測試報(bào)告技術(shù)指標(biāo)任務(wù)指標(biāo)雙模聯(lián)合定位聯(lián)合定位功能航跡推算具有航跡推算功能二星位定位功能定位精度10m靜態(tài)定位定位精度3m動(dòng)態(tài)定位性能定位精度5m定位可用度99%測速精度0.1m/s研制周期和課題經(jīng)費(fèi)研制周期：1年。課題經(jīng)費(fèi)：25萬。高精度載波相位定位算法研究研究內(nèi)容基于載波相位的高精度定位算法，深入研究高精度載波定位算法、整周模糊 度及定位后處理，改進(jìn)和進(jìn)一步優(yōu)化定位精度、定位可用性。研究內(nèi)容包括：1）高精度載波相位定位算法研發(fā)，設(shè)計(jì)載波相位高精度定位算法，整周模 糊度求解算法等；2）無基站雙