基于FPGA的信號采集與處理技術(shù)的研究

1、基于FPGA的信號(xnho)采集與處理技術(shù)的研究報告人：景瑞元 導(dǎo)師(dosh)：宋學(xué)君共二十七頁主要內(nèi)容：一、總體設(shè)計與FPGA相關(guān)(xinggun)技術(shù)介紹二、基于FPGA的采集控制模塊設(shè)計三、基于FPGA的信號處理模塊的研究和設(shè)計四、基于FPGA的存儲器控制模塊的研究和設(shè)計共二十七頁一、總體設(shè)計與FPGA相關(guān)(xinggun)技術(shù)介紹 在現(xiàn)代生活生產(chǎn)中的各個領(lǐng)域往往需要進(jìn)行對多種信號(xnho)進(jìn)行采集和處理，而實際的信號(xnho)多為模擬信號(xnho)，必須先經(jīng)過A/D轉(zhuǎn)換，變?yōu)閿?shù)字信號，通過計算機(jī)進(jìn)行相應(yīng)的處理。 信號的采集要求具有一定的速度和精度，這決定著采集系統(tǒng)的優(yōu)劣；數(shù)字

2、信號的處理是以數(shù)字的形式對信號進(jìn)行采集、變換、濾波、估值、增強(qiáng)、壓縮、識別等一系列的處理。 在技術(shù)不斷向前發(fā)展的進(jìn)程中，信號采集與處理系統(tǒng)主要呈現(xiàn)過以下幾種方法。共二十七頁 基于PC機(jī)的采集與處理系統(tǒng)。這種方法主要將采集到的模擬信號進(jìn)行A/D轉(zhuǎn)換，然后送入PC機(jī)進(jìn)行處理。 基于單片機(jī)的信號采集與處理系統(tǒng)。這種方法主要用在對信號處理的實時性要求不高的場合。單片機(jī)的時鐘頻率較低，它主要靠軟件運(yùn)行來實現(xiàn)功能，效率相對較低，難以滿足高速采集的要求。 基于DSP的信號采集與處理系統(tǒng)。 DSP芯片作為專用的數(shù)字處理器芯片，具有強(qiáng)大的運(yùn)算能力，這種方法理解能力強(qiáng)、精度高，可以實現(xiàn)對采集信號的快速實時處理。

3、DSP雖然具有強(qiáng)大的數(shù)字信號處理能力，擅長海量數(shù)據(jù)處理，但很難完成對外圍復(fù)雜邏輯器件的控制。 采用DSP+FPGA實現(xiàn)數(shù)字信號的采集與處理系統(tǒng)。目前在工業(yè)控制領(lǐng)域，主要采用專用的處理器DSP和大規(guī)?，F(xiàn)場可編程門陣列FPGA芯片。該方法把DSP和FPGA二者的優(yōu)勢(yush)結(jié)合在一起，即利用DSP的強(qiáng)大數(shù)字信號處理能力完成對信號的處理，利用FPGA實現(xiàn)外圍電路的控制。但是，采用DSP+FPGA的系統(tǒng)增加了硬件結(jié)構(gòu)的復(fù)雜性和難度。 本系統(tǒng)(xtng)主要基于現(xiàn)場可編程門陣列（FPGA），其邏輯能力強(qiáng)，速度更快，效率也更高，設(shè)計靈活，在信號采集與處理方面的優(yōu)勢越來越明顯。共二十七頁 FPGA內(nèi)都嵌

4、有一定數(shù)量的乘法器，將內(nèi)嵌有乘法器的FPGA看作是由許多DSP組成(z chn)的一個陣列，非常適合用于數(shù)字信號處理。新型的FPGA芯片中一般都集成了DSP模塊，甚至嵌入了軟/硬核處理器，在進(jìn)行并行信號處理時，F(xiàn)PGA的運(yùn)算能力比標(biāo)準(zhǔn)DSP要高的多。本設(shè)計中的對數(shù)據(jù)做的快速傅里葉變換（FFT）是通過FFT IP核實現(xiàn)的。 目前(mqin)，國際上基于FPGA的信號處理算法已經(jīng)比較成熟，Altera公司的FFT IP核計算16位1024點(diǎn)FFT僅需要6.63us。共二十七頁 對于一個面向市場和實際工程應(yīng)用的系統(tǒng)設(shè)計中，開發(fā)周期和開發(fā)效率是十分重要的，然而對于設(shè)計者而言，要在短時期內(nèi)全面了解比較常

5、用的電路（如：FIR數(shù)字濾波器、FFT快速傅里葉變換、NCO數(shù)控振蕩器、PCI總線等）在FPGA器件上實現(xiàn)的相關(guān)優(yōu)化設(shè)計及設(shè)計方法是很不容易的，這要求花費(fèi)大量的時間和精力。如果采用優(yōu)秀工程師已經(jīng)設(shè)計好的IP核，就可以大大提高系統(tǒng)的開發(fā)效率。設(shè)計者只要根據(jù)實際電路的要求，選擇合適的IP核或宏模塊就可以了。 FFT IP核作為一種高性能的FFT處理器，它可以用來完成快速傅里葉變換，其主要特點(diǎn)有： （1）核的相關(guān)參數(shù)的設(shè)置(shzh)簡單方便； （2）核內(nèi)含有內(nèi)嵌的存儲單元； （3）可以自動生成相應(yīng)的仿真測試文件進(jìn)行仿真； （4）時鐘頻率高，最高時鐘頻率可達(dá)300MHz； （5）數(shù)據(jù)流類型多且可以輸

6、入變流數(shù)據(jù)； （6）數(shù)據(jù)表示方法為塊浮點(diǎn)表示法。共二十七頁基于FPGA的控制(kngzh)與處理系統(tǒng)結(jié)構(gòu)，如下圖所示共二十七頁二、基于(jy)FPGA的采集控制模塊設(shè)計ADC0809信號處理(xn ho ch l)模塊信號采集控制電路轉(zhuǎn)換狀態(tài)對A/D的控制信號模擬信號輸入zzzzzzzDATAADC0809工作時序圖ALESTARTEOCOED7.0D7.0共二十七頁 該模塊中共有4個輸入信號，5個輸出信號。CLK是一個頻率較高的輸入時鐘，作為整個(zhngg)模塊的工作時鐘；RST2為狀態(tài)機(jī)復(fù)位；EOC為ADC0809向FPGA發(fā)出的轉(zhuǎn)換完成信號；OE為控制模塊向ADC0809發(fā)出的輸出使能

7、信號；ALE為模塊向芯片發(fā)出的輸入通道地址鎖存信號；START是開始信號；Q與WORDER分別為轉(zhuǎn)換好的數(shù)據(jù)和數(shù)據(jù)鎖存信號。 數(shù)據(jù)采集控制(kngzh)模塊主要產(chǎn)生對ADC0809的控制信號，在Quartus9.0開發(fā)軟件中生成的A/D轉(zhuǎn)換控制模塊如圖所示。共二十七頁 在程序中有兩個進(jìn)程時序進(jìn)程和組合進(jìn)程。時序進(jìn)程好比是一個驅(qū)動機(jī)，控制著狀態(tài)機(jī)由當(dāng)前狀態(tài)（CS）轉(zhuǎn)換到下一狀態(tài)（next_STATE）的跳變；而狀態(tài)機(jī)的具體功能則是由組合狀態(tài)完成的，組合進(jìn)程負(fù)責(zé)的是在一個特定的狀態(tài)（STATE）中根據(jù)收到的信息要向外發(fā)出什么命令，包括(boku)對A/D芯片的地址鎖存、啟動芯片、待轉(zhuǎn)換完成后將數(shù)據(jù)

8、存進(jìn)緩存器。 基于FPGA的狀態(tài)機(jī)控制模塊與普通單片機(jī)控制器相比較，如果不考慮芯片的轉(zhuǎn)換時間在速度上要快1000倍左右。該控制模塊完全有VHDL代碼(di m)設(shè)計，采用有限狀態(tài)機(jī)方案。st4st0st3st1st2對0809初始化啟動A/D轉(zhuǎn)換EOC=0 轉(zhuǎn)化中，等待OE=1，輸出數(shù)據(jù)有效將數(shù)據(jù)存入緩存EOC=1共二十七頁快速傅里葉變換FFT算法(sun f)介紹 對信號處理的分析主要有兩個方面，一是在時域里對信號進(jìn)行分析，一是在頻域里對信號進(jìn)行分析，快速傅里葉變換（FFT）是經(jīng)常用到的一種方法。FFT是有離散傅里葉變換（DFT）發(fā)展而來的，它是DFT的一種快速算法。設(shè)x(n)為N點(diǎn)有限長序

9、列，其DFT為： 由于存在負(fù)數(shù)，因此(ync)每進(jìn)行一次X（k）的值的運(yùn)算都要進(jìn)行N次負(fù)數(shù)相乘運(yùn)算及N-1次負(fù)數(shù)相加運(yùn)算。對于N點(diǎn)（k從0取到N-1）的X（k）來說，要計算這N點(diǎn)的DFT共需要進(jìn)行NXN次復(fù)數(shù)相乘及N（N-1）次負(fù)數(shù)相加運(yùn)算。 例如要取N點(diǎn)計算機(jī)運(yùn)算如下：三、基于FPGA的信號處理模塊設(shè)計 信號處理模塊為整個設(shè)計的核心部分，起作用是對采集到并進(jìn)行A/D轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行快速傅里葉變換（FFT），是FFT算法的實現(xiàn)者，該模塊是通過定制的FFT IP核構(gòu)成。共二十七頁 當(dāng)N很大時，直接進(jìn)行DFT運(yùn)算的計算量是非常大的，例如當(dāng)N=1024時，直接進(jìn)行DFT運(yùn)算則要進(jìn)行一百多萬次相乘運(yùn)算

10、。由于計算量大，且要求相當(dāng)大的內(nèi)存，難以實現(xiàn)實時處理，限制了DFT的應(yīng)用。 可以利用 的共軛對稱性、周期性、可約性將DFT運(yùn)算中的有些項合并，并可將長序列DFT分解為段序列的DFT，F(xiàn)FT就是基于這種思路發(fā)展起來的。FFT算法可以分為兩類：按時間抽選(chu xun)法和按頻率抽選(chu xun)發(fā)。共二十七頁按頻率抽選(chu xun)法N=8，F(xiàn)FT運(yùn)算流圖：共二十七頁按時間(shjin)抽選法N=8，F(xiàn)FT運(yùn)算流圖：共二十七頁基于FPGA的FFT IP核定制 設(shè)計中的FFT IP核實在Quartus開發(fā)軟件中的 MegeWizard Plug-In Manager中定制的。定制一個FF

11、T IP核分為(fn wi)三大步：核的相關(guān)參數(shù)設(shè)置；生成仿真文件；生成設(shè)計文件。 在核的相關(guān)參數(shù)包括FFT的運(yùn)算點(diǎn)數(shù)、輸入數(shù)據(jù)位數(shù)和旋轉(zhuǎn)因子的位數(shù)。設(shè)置運(yùn)算點(diǎn)數(shù)為1024點(diǎn)由于ADC0809輸出的是8為數(shù)據(jù)，因此輸入數(shù)據(jù)的位數(shù)定位8位，旋轉(zhuǎn)因子位數(shù)也定為8位。FFT IP核的數(shù)據(jù)有Streaming、Variable Streaming、Buffered Burst和Burst四種，這里選擇Variable Streaming型，此時乘法器和加法器不用做設(shè)置，會默認(rèn)為三個乘法器和五個加法器。設(shè)置好IP核的相關(guān)參數(shù)后，接下來就是生成仿真文件。 主要是生成適用于不同仿真工具的測試文件，也可以生成

12、Quartus仿真的波形文件。 最后是生成設(shè)計文件，封裝圖形如圖。 以上設(shè)計的FFT IP核模塊是信號處理模塊的核心部分，在它的輸入端要加入輸入控制子模塊，在輸出端要加入輸出控制子模塊和輸出緩存，這些主要又FIFO存儲器來完成。共二十七頁FFT IP核各項參數(shù)設(shè)置界面(jimin)共二十七頁生成(shn chn)仿真文件設(shè)置界面生成(shn chn)的FFT IP模塊共二十七頁四、基于FPGA的存儲器控制(kngzh)模塊設(shè)計 在FPGA系統(tǒng)開發(fā)過程中使用的存儲器一般有兩種，一種是片內(nèi)存儲器，一種是片外存儲器。片內(nèi)存儲器的特點(diǎn)是存取速度快，使用起來非常方便。但是，片內(nèi)存儲器的存儲量有限，一般只

13、能用于存儲量較小的數(shù)據(jù)。同時使用片內(nèi)存儲器也會占用FPGA芯片的一部分邏輯資源。而使用片外存儲器可以實現(xiàn)大批量數(shù)據(jù)的快速存取，因此在信號采集與處理中我們使用片外存儲器來對經(jīng)過信號處理模塊后的數(shù)據(jù)進(jìn)行存儲。 這里選用K9K1G08UOA，是三星公司的產(chǎn)品，屬于NAND Flash，具有速度快、存儲容量大的特點(diǎn)，非常適合用于對經(jīng)過處理后的數(shù)據(jù)結(jié)果進(jìn)行存儲。這款存儲器共有128MX8位的存儲單元(cn ch dn yun)，以及4096KX8位的空閑存儲區(qū)。該芯片采用2.7V-3.6V電源作為工作電壓。 以下是K9K1G08UOA存儲器的內(nèi)部結(jié)構(gòu)圖： 共二十七頁共二十七頁K9K1G08UOA存儲器由

14、以下幾部分構(gòu)成： 存儲陣列。 命令寄存器。負(fù)責(zé)把輸入的命令字保存在命令寄存器中，然后根據(jù)命令字的不同來控制完成不同的操作。 地址譯碼器。包含X方向上的地址譯碼器、Y方向上的地址譯碼器以及地址位A8。 控制邏輯(lu j)及高壓電源?？刂七壿?lu j)的作用主要是負(fù)責(zé)產(chǎn)生存儲器的所有邏輯(lu j)控制信號，以完成對存儲器內(nèi)部其他模塊的控制。高壓電源是為了產(chǎn)生對存儲陣列編程所需要的高電壓。 I/O緩沖器、全局緩沖器和驅(qū)動器。緩沖器主要是對輸入和輸出信號進(jìn)行緩沖處理。驅(qū)動器主要是為提高輸出端的負(fù)載能力。 以下是K9K1G08UOA存儲器各個管腳對應(yīng)(duyng)的功能名共二十七頁共二十七頁 基于

15、FPGA的存儲器控制器模塊的作用主要是根據(jù)存儲器的工作時序，產(chǎn)生相應(yīng)的邏輯控制信號，來控制存儲器的讀寫。在Quartus開發(fā)軟件中設(shè)計生成(shn chn)的存儲器控制模塊如圖所示。設(shè)計的存儲器控制器模塊的7個輸出端口即為存儲器的控制信號，有這些信號來控制存儲器的工作。共二十七頁 控制(kngzh)處理系統(tǒng)選用的硬件平臺GW48系列SOPC/EDA開發(fā)系統(tǒng)共二十七頁總結(jié)(zngji) 本設(shè)計主要對基于FPGA的信號采集浴池里技術(shù)進(jìn)行研究。FPGA作為整體系統(tǒng)的控制核心，控制系統(tǒng)的各部分工作這個控制系統(tǒng)分為采集控制模塊(m kui)、信號處理模塊(m kui)和存儲控制模塊(m kui)。 目前

16、將FPGA應(yīng)用于信號處理領(lǐng)域已經(jīng)成為一種趨勢，F(xiàn)PGA具有單片機(jī)和DSP無法比擬的優(yōu)勢。設(shè)計基于FPGA的整套系統(tǒng)中除采集控制模塊外，信號處理和存儲控制模塊雖能完成相應(yīng)的功能，但性能性能不是非常穩(wěn)定，還有許多工作要做。基于FPGA的控制系統(tǒng)可以完成多路信號的采集，對數(shù)字信號的FFT處理以及對處理結(jié)果的存儲，除此之外該系統(tǒng)還可以擴(kuò)展對處理結(jié)果進(jìn)行顯示的功能，與PC進(jìn)行通信的功能機(jī)進(jìn)行無線傳輸功能等，這些都是以后指明了方向。共二十七頁謝謝(xi xie)！共二十七頁控制器進(jìn)程(jnchng)監(jiān)控芯片進(jìn)程監(jiān)控(jin kn)芯片進(jìn)程監(jiān)控芯片音樂芯片蜂鳴器 控制器是核心，它要收集下面的報告并進(jìn)行判斷，選擇聲音也是它來進(jìn)行的。而不同的聲音已經(jīng)在音樂芯片的存儲器里存好。上放大方框里說的是音樂芯片和蜂鳴器的連接，在網(wǎng)上很容易找到。共二十七頁內(nèi)容摘要基于FPGA的信號采集與處理技術(shù)的研究?；贔PG