FPGA從串加載模式概述

1、1. FPGA從串加載模式概述基帶板上采用的FPGA是Xilinx公司Virtex-II系列XC2V3000，其配置文件的下載模式有5種：主串 模式(master serial)、從串模式(slave serial)、主并模式(master selectMAP)、從并模式(slave selectMAP)、 JTAG模式。其中，JTAG模式在開發(fā)調(diào)試階段使用。其余四種下載模式，可分為串行下載方式和并行下載 方式。串行下載方式和并行下載方式都有主、從2種模式。主、從模式的最大區(qū)別在于：主模式的下載同 步時鐘(CCLK)由FPGA提供；從模式的下載同步時鐘(CCLK)由外部時鐘源或者外部控制信號提

2、供。 主模式對下載時序的要求比從模式嚴(yán)格得多。因此從處理機易于控制下載過程的角度，一般選擇使用從串 模式或從并模式。本設(shè)計采用從串模式進行FPGA配置 可以使實現(xiàn)相對簡單 并且能夠減少占用MPC8260 的資源。在從串模式下，進行FPGA程序加載僅需要使用五個信號引腳，此外還需要設(shè)置M2:0信號以選擇配 置模式。所使用引腳的詳細描述見下表引腳信號方向(FPGA側(cè))描述CCLK輸入配置時鐘PROG_B輸入/輸出配置邏輯異步復(fù)位。 表示設(shè)備已清除配置存儲 器。INIT_B輸入/輸出用作輸入時可以延遲配置過程。用作輸出時表示 設(shè)備已準(zhǔn)備好接受配置數(shù)據(jù)；也表示配置出錯。DONE輸入/輸出用作輸入時可以

3、延遲設(shè)備啟動。用作輸出時表示 設(shè)備處于啟動序列。DIN輸入串行配置數(shù)據(jù)輸入M2:0輸入配置模式選擇。Power Up/VCCINT1.2V / VCCAUX 2.5V、 ycco (Bank 4) 1.5V*PROGINITConfiguration MemorySample Mode PinsMaster Serial/Master SelectMAPLoad ConfigurationCRCCorrect?Pull INIT_BLow清除配置內(nèi)存初始化載入配置數(shù)據(jù)設(shè)備啟動Operational*Note: If power-up is at room temperature, VCCO-4

4、 or = 1.5V is acceptable.1.上電:ug002_c3_025_080601The Vccint power pins must be supplied with a 1.5 V source. （Refer to the Virtex-II Data Sheet for DC characteristics.） The IOB voltage input for Bank 4 （V cco_4）and the auxiliary voltage input （Vccaux） are also used as a logic input to the Power-On-R

5、eset （POR） circuitry. Even if this bank is not being used, V cco_4 must be connected to a 1.5 V or greater source.清除配置內(nèi)存在內(nèi)存清除階段，非配置I/O管腳為帶有可選上拉電阻的三態(tài)。INIT_B和DONE管腳被FPGA驅(qū)動為 低電平，同時內(nèi)存被清除。當(dāng)PROG_B變?yōu)楦唠娖胶螅瑑?nèi)存再次被清除并且初始化將開始。當(dāng)配置內(nèi)存清除完畢后，INIT_B管腳變?yōu)楦唠娖?。PROG_B上輸入邏輯低電平復(fù)位配置邏輯同時保持 FPGA處于配置內(nèi)存清除狀態(tài)。當(dāng)PROG_B釋放（變高）后，F(xiàn)PGA仍然保

6、持INIT_B為低電平直到完全清 除了所有的配置內(nèi)存。prog_b的低脈沖的最小時間由Tprogram定時參數(shù)定義，沒有最大時間。初始化:在初始化階段，INIT_B被釋放（變高），配置模式管腳（M2M0）被采樣，相應(yīng)的管腳被激活，并 且配置過程開始?？梢酝ㄟ^外部保持INIT_B為低電平來推遲配置過程的開始。.延遲配置:INIT_B管腳可以被外部置低來延遲FPGA的配置。FPGA在INIT_B的上升沿采樣其配置模式管腳。 當(dāng)init_b變?yōu)楦唠娖胶?，配置過程開始。不需要額外的超時或者等待周期，但是配置并不需要在init_b 跳變后立即開始。直到來自比特流的同步字載入后配置邏輯才開始處理數(shù)據(jù)。.載

7、入配置數(shù)據(jù)：一旦配置開始，目標(biāo)FPGA開始接受數(shù)據(jù)幀。在最后一個數(shù)據(jù)幀的前后執(zhí)行循環(huán)冗余校驗（CRC）。 在每一個block寫入到內(nèi)部數(shù)據(jù)寄存器（FDRI）后也會執(zhí)行CRC。如果CRC校驗結(jié)果正確，設(shè)備啟動階 段將開始。如果CRC值不匹配，INIT_B將被置低以指示CRC錯誤發(fā)生，啟動將中止，并且FPGA不會激活。為了重配置FPGA，PROG_B應(yīng)該被置低來復(fù)位配置邏輯。Recycling power也會復(fù)位FPGA從而進行 再次配置。所有的配置時間都在CCLK的上升沿發(fā)生。6.設(shè)備啟動：（此部分內(nèi)容來自Xilinx若干Datasheet，需要辨證的看待）設(shè)備啟動是FPGA從配置模式向正常已編

8、程設(shè)備操作的轉(zhuǎn)變階段。默認(rèn)當(dāng)DONE變高后配置還沒有結(jié)束，就是說還需要4個額外的CCLK周期以完成啟動順序。最好的 實踐是載入配置文件中所有的數(shù)據(jù)，然后檢查DONE狀況。典型地，DONE在最后的CRC值被載入后的頭七個CCLK周期內(nèi)被釋放（變高）。但是比特流最后 面其余的dummy data應(yīng)該繼續(xù)被載入。FPGA需要額外的時鐘周期來完成內(nèi)部處理，但是當(dāng)自由運行的振 蕩器用作CCLK時，這點就無關(guān)緊要。在串行模式，這只需要16bit （2字節(jié)），但是在SelectMAP模式， 比特流最后需要有16字節(jié)的dummy words。由于BitGen不知道將采用的配置模式，所以比特流的最后總 是放置了

9、四個32bit的dummy words （16字節(jié)）。（是不是說DONE變高后還應(yīng)該提供的CCLK信號已由 BitGen在生成比特流文件時已經(jīng)考慮了，最后的那些dummy words就是還需提供的CCLK周期？）（實際 運行結(jié)果，當(dāng)配置文件全部被載入后，F(xiàn)PGA就啟動了，同時DONE變高。似乎不再需要額外的時鐘。） 綜上所述，從串編程模式可簡單描述如下：在串行配置模式中，F(xiàn)PGA通過在每個CCLK周期載入一個比特來進行配置，在從串模式中，F(xiàn)PGA 的CCLK管腳由外部時鐘源驅(qū)動。每個數(shù)據(jù)字節(jié)的MSB應(yīng)該首先寫入到DIN管腳。從串配置模式允許FPGA由其它邏輯設(shè)備配置，如微處理器，或是在菊花鏈方

10、式中。從串模式下載過程中，所用的五根信號線的時序關(guān)系如下圖所示。在系統(tǒng)上電的情況下，通過將#PROG_B引腳置低電平便可以對FPGA進行重新配置。#PROG_B引腳 被置低后，開始清除配置存儲器。在存儲器清除階段，#INIT_B和DONE管腳被FPGA驅(qū)動為低電平，同 時存儲器被清除。當(dāng)#PROG_B變?yōu)楦唠娖胶?，存儲器再次被清除并且初始化將開始。在初始化階段，#INIT_B被釋放（變高），配置模式引腳（M2M0）被采樣，相應(yīng)的管腳被激活， 并且下載過程開始。此時可以通過CPU將#INIT_B信號置低來推遲下載過程的開始。下載過程開始后，在DIN上逐位地產(chǎn)生要下載的數(shù)據(jù)，同時在CCLK上產(chǎn)生時鐘，數(shù)據(jù)必須在時鐘的 上升沿之間有效。這一過程一直持續(xù)到全部數(shù)據(jù)下載完成。時鐘周期不能小于160ns。在下載過程中可以出 現(xiàn)相對較少時間的等待狀態(tài)，而不會中斷下載進程。如果下載過程中發(fā)生錯誤，#INIT_B將被拉低，F(xiàn)PGA 退出下載操作，此時下載必須從頭開始。在數(shù)據(jù)都下載完成以后，DONE信號將變?yōu)楦唠娖?。此時需要