Quartus_II使用教程完整實(shí)例

1、 QuartusII入門教程（一個Verilog程序的編譯和功能仿真）QuartusII是Altera公司推出的專業(yè)EDA工具，支持原理圖輸入、硬件描述語言的輸入等多種輸入方式。硬件描述語言的輸入方式是利用類似高級程序的設(shè)計方法來設(shè)計出數(shù)字系統(tǒng)。接下來我們對這種智能的EDA工具進(jìn)行初步的學(xué)習(xí)。使大家以后的數(shù)字系統(tǒng)設(shè)計更加容易上手。 # 菜單欄第一步：打開軟件快捷工具欄資源管理窗口任務(wù)管理窗口RejectF-hsiQaiiir旦Flu干|朋口匕科口11Un&|丁打亡|出日ApSseae:Hiu-urctiFfel早|山如口金口0|空|茁屯莓卜：51|3lx/I|轎噸|筍&|就|場|也|Qumrt

2、usJfileEditViewProjectAssignmentsPrgeiseingFooIgWindowHelp工作區(qū)信息欄quAmumjjlFWftE界和$T=iwFlwICompilAtLOHSjElemPiccossriQExhalrfoXn*nAlfl,nrQACihc-dV/eiriinQError5LppiessedFlaa(斥IdtViewQubHusIfiliiiniiStfD仃 # 快捷工具欄：提供設(shè)置（setting），編譯（compile）等快捷方式，方便用戶使用，用戶也可以在菜單欄的下拉菜單找到相應(yīng)的選項(xiàng)。菜單欄：軟件所有功能的控制選項(xiàng)都可以在其下拉菜單中找到。信息

3、欄：編譯或者綜合整個過程的詳細(xì)信息顯示窗口，包括編譯通過信息和報錯信息。第二步：新建工程（filenewProjectWizard）所建工程的保存路徑1工程名稱：NewProjectWizard:DirectoryjNamefTop-LevelEntitypage1of5JWhatisthewakingdirectoryforthisproject?工程名稱f:icic：umentfandSettiig$LXQ面國憲精品課程漱件測試頂層模塊名（芯片級設(shè)計為實(shí)體名），要求Whetisthenameofthisroiect?test與工程名稱相同一丄 # #Whatisthenameoftheto

4、p-leveldesignentityforthisproject?Thisnameiscasesenstiveandmustexactlymdtehlheentitynameinthsdesignfils.ItestUseExistingProjectSettings. # #Finish取消I如果有已經(jīng)存在的文 #2添加已有文件（沒有已有文件的直接跳過next）件就在該過程中添加，軟件將直接將用戶所添加的文件添加到工程中。 #3選擇芯片型號（我們選擇MAX3000A系列下的EPM3256AQC208-10芯片）（注：如果不下載到開發(fā)板上進(jìn)行測試，這一步可以不用設(shè)置） # #所選的芯片的系列

5、型號快速搜索所需的芯片 # #選擇芯片4選擇仿真，綜合工具（第一次實(shí)驗(yàn)全部利用quartus做，三項(xiàng)都選None,然后next） NewProjectWizard:EDAToolSettingspage4of5 # #SpecifytheotherEDAtools-hadditiontotheQuarlusIIsoftware-usedwiththeprojectDeiignEnlrp/SpnlhesisTddInameFormat廠RuntHs：9irrulotionToolname:FormattoolautcimoticalytosynthcizstheCLTrentdesign廠Run

6、gate-evelsiinulatioriauiomaticallafter匚口mplation選擇第三方綜合工具，如果使用Quartus內(nèi)部綜合工具則選擇none選擇第三方仿真工具，如果使用Quartus內(nèi)部仿真工具則選擇none # #TirringAnalysis選擇時序分析儀 #:：Nene?Foimat|LRuriluulduluiidliudly：uiiipildiuri # #VHDLfile),新建完成之后要先保存。New第四步：編寫程序以實(shí)現(xiàn)一個與門和或門為例，Verilog描述源文件如下:File設(shè)計文件格式既選擇Verilog文本輸入形式 # #moduletest(a,

7、b,out1,out2);inputa,b;Outputout1,out2;assignout1=a&b;assignout2=a|b;endmodule然后保存源文件；(startAnalysis&synthesis)第五步：檢查語法(點(diǎn)擊工具欄的這個按鈕 GlobalSettir # #語法檢查成功，沒有error級別以上的錯1pinsI:丘七Aipliar9-bitalcfTidntsFl艸StatusQuuriuEIEVarEianEevisiHsuneTap-leveLEn.tityKaneFonilyEavictTinin百M(fèi)ettininsrequirenentETatfll1D

8、icalcfTianteTotalaombiriatioililLfmatiDed.ic-3.ledlocicteEister3TotalrecLstersTfl+alSiLccessEiiL-FriJilL2209:14:2020119.0BillIdL32D2/25/ZDD95JFullVirEian4ILECyclonbIEEP2CT0I39BC6FinalN?A2200400該窗口顯示了語法檢查后的詳細(xì)信息，包括所使用的io口資源的多少等內(nèi)容，相應(yīng)的英文名大家可以自己查閱 點(diǎn)擊確定完成語法檢查第六步：（鎖定引腳，點(diǎn)擊工具欄的（pinplanner）（注：如果不下載到開發(fā)板上進(jìn)行測試，引

9、腳可以不用分配）各個端口的輸入輸出頂層某塊的輸入輸出口與物理的芯片端口想對應(yīng)雙擊location為您的輸入輸出配置引腳。第七步：整體編譯(工具欄的按鈕(startComplilation)該窗口給出綜合后代碼的資源使用情況既芯片型號等等信息。選擇為使用端口選項(xiàng)卡第八步：功能仿真(直接利用quratus進(jìn)行功能仿真)1將仿真類型設(shè)置為功能仿真(AssignmentssettingSimulatorSettings下拉Function)SeiJtiitgs-test:Genrr-al:Files:Utfarie:Dbvee：由ei:tiDSBitingardCarrikiona由匚oniplati

10、oriFiccBEsSEttinDa白EDATciolSEitiiiDS:DffiignEnlry/SrtheasSimddiDn；TimhgArdsisFQirralVEfllicadaiBoard-LevdEAnakrsis:EnlheMii:弓ettngsVHDLInpulVeiingHDLInpulDH-eull:Pa-meleiiFiIIeiSelbngiFlTEngAn創(chuàng)朋Selbngi:TimrQuKl-TEraAnwr:SCJM$h：TimtigSeilirg?：OassiaTinrgAnabwiRcjmi:Assembler:DKignAssisiaHl：SianarrepI

11、ILoniDAnaer:LocicAnazerIrterleBnuhboiSetting$SimLlationVerifiEalnriSimLlationDutpMtFilesPowarPlayPewsiAnaEfEetlrigsE：SNAnaZBr臺匕Cancel真，既不包括時序序仿真。加入線及VectorWaveformFile) 然后導(dǎo)入引腳（雙擊Name下面空白區(qū)域NodeFinderlist點(diǎn)擊雙擊彈出右邊的對話框點(diǎn)擊如下圖添加信號點(diǎn)擊產(chǎn)生端口列表接下來設(shè)置激勵信號（單擊選擇TimingMultipliedby1）設(shè)置仿真的開始及結(jié)束時間設(shè)置輸入信號周期我們自定義的輸入信號設(shè)置b信號

12、源的時候類同設(shè)置a信號源，最后一步改為Multipliedby2 100.0nsPcinter.15i6naInterval:84.4n&0psFaHairieVilue吐100.0ns/0A0/1bA1CTltlAXE廚out.2AX丄TimeBar:20.0m4u.0nsi60.0ns30.0nsi100.0:ToooJ #然后要先生成仿真需要的網(wǎng)表(工具欄processingGenerateFunctionalSimulationNetlist)接下來開始仿真（仿真前要將波形文件保存，點(diǎn)擊工具欄開始仿真）： SimuJiitionWaveformsSimilitionnddeJijt.ctian：LLA茨aMasteiTmeBar:100.0nsVslueztIDO.0nsLOaA05bA102out1aa亠3out2A1口口-Zl、AIiii確定IJdPointer:Intefval:|:Stait:由ab #觀察波形，剛好符合我們的邏輯。功能仿真通過。第九步：下載(