EDA技術(shù)_項(xiàng)目5_BCD-7段顯示譯碼器 (2)ppt課件

1、BCD-7段數(shù)碼管顯示譯碼器電路設(shè)計(jì) 一、工程資訊請(qǐng)根據(jù)要求在EDA實(shí)驗(yàn)箱上設(shè)計(jì)BCD-7段數(shù)碼管顯示譯碼器電路，要求：運(yùn)用EDA實(shí)驗(yàn)箱上開(kāi)關(guān)設(shè)置模塊的K4、K3、K2、K1開(kāi)關(guān)作為BCD碼輸入；運(yùn)用EDA實(shí)驗(yàn)箱上鍵盤(pán)顯示模塊中最右邊一位的數(shù)碼管顯示輸入的BCD碼編碼數(shù)值；進(jìn)展功能仿真。.一、工程資訊1、BCD-7段數(shù)碼管顯示譯碼器電路的任務(wù)原理。2、基于FPGA與VHDL的數(shù)字電路與數(shù)字系統(tǒng)設(shè)計(jì)方法與任務(wù)流程。3、WITH-SELECT 語(yǔ)句與WHEN-ELSE語(yǔ)句及其運(yùn)用。4、進(jìn)程語(yǔ)句、CASE語(yǔ)句、IF語(yǔ)句及其運(yùn)用。.二、工程方案 能在Max+PlusII軟件平臺(tái)上調(diào)試BCD-7段顯示譯

2、碼電路VHDL程序，并進(jìn)展功能仿真；能在EDA實(shí)驗(yàn)系統(tǒng)上進(jìn)展硬件驗(yàn)證測(cè)試。 .本工程涉及的VHDL語(yǔ)法VHDL順序語(yǔ)句CASE)變量與信號(hào)的區(qū)別VHDL并行語(yǔ)句PROCESS). 硬件執(zhí)行：并行執(zhí)行VHDL本質(zhì) 仿真執(zhí)行：順序執(zhí)行、并行執(zhí)行 分為兩大類(lèi)：順序Sequential描畫(huà)語(yǔ)句 并行Concurrent描畫(huà)語(yǔ)句 ARCHITECTURE Process ProcessENTITYSequentialProcessCombinationalProcessportsportscomponent VHDL順序語(yǔ)句Sequential.順序描畫(huà)語(yǔ)句： 執(zhí)行順序與書(shū)寫(xiě)順序一致，與傳統(tǒng)軟件設(shè)計(jì)言語(yǔ)

3、的特點(diǎn)類(lèi)似。順序語(yǔ)句只能用在進(jìn)程與子程序中。 可描畫(huà)組合邏輯、時(shí)序邏輯。常用的順序描畫(huà)語(yǔ)句： 賦值語(yǔ)句； if語(yǔ)句；case語(yǔ)句；loop語(yǔ)句； next語(yǔ)句；exit語(yǔ)句；子程序；return語(yǔ)句； wait語(yǔ)句；null語(yǔ)句。.1、變量賦值與信號(hào)賦值 變量與信號(hào)的差別： 1賦值方式的不同： 變量：= 表達(dá)式； 信號(hào) = 表達(dá)式； 2硬件實(shí)現(xiàn)的功能不同： 信號(hào)代表電路單元、功能模塊間的互聯(lián)， 代表實(shí)踐的硬件連線； 變量代表電路單元內(nèi)部的操作，代表暫 存的暫時(shí)數(shù)據(jù)。.3有效范圍的不同： 信號(hào)：程序包、實(shí)體、構(gòu)造體；全局量。 變量：進(jìn)程、子程序；部分量。 ARCHITECTURE SIGNAL

4、Declarationslabel1: PROCESSVARIABLE Declarationslabel2: PROCESSVARIABLE Declarations.4賦值行為的不同： 信號(hào)賦值延遲更新數(shù)值、時(shí)序電路； 變量賦值立刻更新數(shù)值、組合電路。5信號(hào)的多次賦值 a. 一個(gè)進(jìn)程：最后一次賦值有效 b. 多個(gè)進(jìn)程：多源驅(qū)動(dòng) 線與、線或、三態(tài).例：信號(hào)的多次賦值 architecture rtl of ex is signal a : std_logic;begin process() begin a = b; a = c; end process;end rtl;architectur

5、e rtl of ex is signal a : std_logic;begin process() begin a = b; end process; process() begin a = c; . end process;end ex;.例：信號(hào)賦值與變量賦值的比較 信號(hào)賦值： architecture rtl of sig is signal a,b : std_logic; - 定義信號(hào) begin process(a, b) begin a = b ; b = a ; end process ; end rtl ; - 結(jié)果是 a 和 b 的值互換. 變量賦值： architec

6、ture rtl of var is begin process variable a,b:std_logic; - 定義變量 begin a := b ; b := a ; end process ; end rtl; - 結(jié)果是a和b的值都等于b的初值 .例：變量賦值實(shí)現(xiàn)循環(huán)語(yǔ)句功能 process(indicator, sig) variable temp : std_logic; begin temp := 0 ; for i in 0 to 3 loop temp:=temp xor (sig(i) and indicator(i); end loop ; output = temp

7、; end process;.以上語(yǔ)句等效為：process(indicator, sig) variable temp : std_logic ;begin temp := 0 ; temp :=temp xor (sig(0) and indicator(0); temp :=temp xor (sig(1) and indicator(1); temp :=temp xor (sig(2) and indicator(2); temp :=temp xor (sig(3) and indicator(3); output = temp ;end process ;.如改為信號(hào)，那么無(wú)法實(shí)

8、現(xiàn)原功能： signal temp : std_logic; process(indicator, sig, temp) begin temp= 0 ; temp=temp xor (sig(0) and indicator(0); temp=temp xor (sig(1) and indicator(1); temp=temp xor (sig(2) and indicator(2); temp=temp xor (sig(3) and indicator(3); output 順序處置語(yǔ)句； when 分支條件 = 順序處置語(yǔ)句； when 分支條件 = 順序處置語(yǔ)句； end case

9、；.其中的分支條件可有以下的方式： when 值 = 順序處置語(yǔ)句； when 值 to 值 = 順序處置語(yǔ)句； when 值|值|值|值 = 順序處置語(yǔ)句；以上三種方式的混合； when others = 順序處置語(yǔ)句；.Case 語(yǔ)句運(yùn)用留意： 1分支條件的值必需在表達(dá)式的取值范圍內(nèi)。 2兩個(gè)分支條件不能重疊。 3CASE語(yǔ)句執(zhí)行時(shí)必需選中，且只能選中一 個(gè)分支條件。 4假設(shè)沒(méi)有others分支條件存在，那么分支條 件必需覆蓋表達(dá)式一切能夠的值。 對(duì)std_logc, std_logic_vector數(shù)據(jù)類(lèi)型要特別留意運(yùn)用others分支條件。.例：用case 語(yǔ)句描畫(huà)四選一電路.例：ca

10、se 語(yǔ)句的誤用 signal value:integer range 0 to 15; signal out_1 : bit ;case value is - 短少 when條件語(yǔ)句end case ;case value is - 分支條件不包含2到15 when 0 = out_1 out_1 out_1 out_1 = 0 ;end case ;.例：根據(jù)輸入確定輸出值 library ieee; use ieee.std_logic_1164.all; entity mux41 is port(s4,s3,s2,s1: in std_logic; z4,z3,z2,z1: out s

11、td_logic); end mux41; architecture art of mux41 is begin process(s4, s3, s2, s1) variable sel: integer range 0to15; begin sel:=0;. if s1=1 then sel:=sel+1; end if; if s2=1 then sel:=sel+2; end if; if s3=1 then sel:=sel+4; end if; if s4=1 then sel:=sel+8; end if; z1=0; z2=0; z3=0; z4z1z2z3z4=1; end c

12、ase; end process; end art; . 常用的并行描畫(huà)語(yǔ)句有： 進(jìn)程process語(yǔ)句、 塊block語(yǔ)句、 順序描畫(huà)語(yǔ)句的并行版本、 并行過(guò)程調(diào)用語(yǔ)句、 元件例化語(yǔ)句、 生成語(yǔ)句。 .進(jìn)程process語(yǔ)句 進(jìn)程process語(yǔ)句最具VHDL言語(yǔ)特征。提供了一種用算法描畫(huà)硬件行為的方法。特點(diǎn)： 1、進(jìn)程與進(jìn)程，或其它并發(fā)語(yǔ)句之間的并發(fā)性； 2、進(jìn)程內(nèi)部的順序性； 3、進(jìn)程的啟動(dòng)與掛起； 4、進(jìn)程與進(jìn)程，或其它并發(fā)語(yǔ)句之間的通訊。. 進(jìn)程語(yǔ)句 process信號(hào)信號(hào)信號(hào) 進(jìn)程語(yǔ)句 process 進(jìn)程語(yǔ)句 process.敏感信號(hào)表：進(jìn)程內(nèi)要讀取的一切敏感信號(hào) 包括端口的列表

13、。每一個(gè)敏感 信號(hào)的變化，都將啟動(dòng)進(jìn)程。 格式：標(biāo)志： process ( 敏感信號(hào)表) 進(jìn)程闡明項(xiàng) begin 順序描畫(huà)語(yǔ)句 end process 標(biāo)志；信號(hào)稱(chēng)號(hào) ，信號(hào)稱(chēng)號(hào) .3、假設(shè)有 wait 語(yǔ)句，那么不允許有敏感信號(hào)表。 PROCESS (a,b) BEGIN -sequential statements END PROCESS; PROCESS BEGIN - sequential statements WAIT ON (a,b) ; END PROCESS;.BCD-7段顯示譯碼器任務(wù)原理 BCD-7段譯碼器是由7個(gè)發(fā)光二極LED管構(gòu)成，LED由特殊的半導(dǎo)體資料砷化鎵、磷砷化

14、鎵等制成，組裝成分段式或點(diǎn)陣式LED顯示器件(半導(dǎo)體顯示器)。分段式顯示器(LED數(shù)碼管)由7條線段圍成8型，每一段包含一個(gè)發(fā)光二極管。外加正向電壓時(shí)二極管導(dǎo)通，發(fā)出明晰的光，有紅、黃、綠等色。只需按規(guī)律控制各發(fā)光段的亮、滅，就可以顯示各種字形或符號(hào)。 .圖5.1(a)是共陰式LED數(shù)碼管的原理圖，圖5.1(b)是其表示符號(hào)。運(yùn)用時(shí)，公共陰極接地，7個(gè)陽(yáng)極ag由相應(yīng)的BCD-7段譯碼器來(lái)驅(qū)動(dòng)(控制)，如圖5.1(c)所示。圖中，電阻是上拉電阻，也稱(chēng)限流電阻，當(dāng)譯碼器內(nèi)部帶有上拉電阻時(shí)，那么可省去。數(shù)字顯示譯碼器的種類(lèi)很多，現(xiàn)已有將計(jì)數(shù)器、鎖存器、譯碼驅(qū)動(dòng)電路集于一體的集成器件，還有連同數(shù)碼顯示器也集成在一同的電路可供選用。.BCD-7段顯示譯碼器譯碼原理BCD-7段譯碼器的輸入是4位BCD碼(以D、C、B、A表示)，輸出是數(shù)碼管各段的驅(qū)動(dòng)信號(hào)(以ag表示)，也稱(chēng)47譯碼器。假設(shè)用它驅(qū)動(dòng)共陰LED數(shù)碼管，那么輸出應(yīng)為高有效，即輸出為高(1)時(shí)，相應(yīng)顯示段發(fā)光。例如，當(dāng)輸入8421碼DCBA=0100時(shí)，應(yīng)顯示 ，即要求同時(shí)點(diǎn)亮b、c、f、g段，熄滅a、d、e段，故譯碼器的輸出應(yīng)為ag=