第四章 FPGA組件設(shè)計(ISE開發(fā)進階)

1、第四章 FPGA組件設(shè)計掌握IP核的生成和使用方法。會用戶約束文件UCF設(shè)計。了解ISE實現(xiàn)選項配置和實現(xiàn)報告。了解靜態(tài)時序分析方法與布局布線后仿真。掌握FPGA的配置。掌握原語的使用方法。了解ChipScope的使用。IP Core的使用系統(tǒng)IP Core的生成 面向復(fù)雜設(shè)計的軟核 ISE版本的適用性 Xilinx FPGA芯片的適用性ISE提供的IP Core（IP核） 在ISE的Project中直接生成 ISE - Accessories - Core Generator ISE - Accessories - Architecture Wizard IP 參數(shù)化設(shè)計小寫IP Core的

2、使用方法1：定制ISE中一個已有的IP CoreIP Core的使用選擇IP Core使用說明使用說明IP Core的使用定制同步FIFO Core為例IP Core的使用生成點擊GenerateISE 的Module View窗口中出現(xiàn)所生成的IP CoreIP Core的使用例化生成IP Core后，工程所在文件夾下產(chǎn)生下列文件.xco是IP Core配置文件例化時識別.xco.edn是網(wǎng)表文件.v和.vhd是模塊的封裝源代碼IP Core的使用方法2：Core GeneratorIP Core的使用配置芯片配置IP Core的使用配置生成配置IP Core的使用配置高級配置IP Core

3、的使用IP Core選擇IP Core的使用方法3：Architecture Wizard IP復(fù)雜的IP Core生成，如DCMIP Core的使用配置IP Core的使用例化產(chǎn)生的關(guān)鍵文件.ucf是約束文件.xaw是二進制的Core文件（例化時和.xco的使用類似）.v是模塊的封裝源代碼.ngc 二進制網(wǎng)表文件（根據(jù)綜合選項不同而生成）IP Core的使用IP Core端口聲明View HDL Functional ModelIP Core的使用IP Core的說明IP Core生成后，添加到工程中被認為是黑盒子，不會被重新綜合；IP Core的可移植性與ISE的版本和芯片類型有關(guān)；部分I

4、P Core需付費使用： 仿真IP：可以仿真，不能綜合 綜合IP：可以綜合，不能在芯片上驗證IP Core的使用如何將自己的代碼封裝成一個IP Core？可以提供給他人使用，但不想被篡改。ISE方法：提供verilog wrapper文件（.v文件），只提供端口描述和參數(shù)；提供.edn文件或者.ngc文件等同名的網(wǎng)表文件。綜合選項中去除IOBUF生成選項。Vivado方法：Tools - Create and Package IP模塊關(guān)聯(lián)非常重要用戶約束文件（UCF）UCF是項目實現(xiàn)不可缺少的部分UCF生成方法1：New Souce-Implementation Constraints Fil

5、e用戶約束文件（UCF）UCF生成方法2User Constraints（用戶約束）用戶約束文件（UCF）UCF主要三個組成部分引腳約束：引腳位置和類型配置；面積約束：模塊的布局布線區(qū)域配置；時序約束：時鐘約束、關(guān)鍵路徑約束等。UCF語法：類似于一種腳本語言NET | INST | PIN “Signal_name” Attribute圖形工具PACE編輯器，約束編輯器用戶約束文件（UCF）引腳約束用戶約束文件（UCF）引腳約束引腳的參數(shù)可以進一步配置用戶約束文件（UCF）引腳約束配置成功后打開.ucf文件用戶約束文件（UCF）面積約束將Logic的模塊指定到芯片的某個區(qū)域編輯一般情況下，不需

6、要添加用戶約束文件（UCF）時鐘約束全局約束必選，主要針對全局時鐘引腳時序約束pad to pad, clock to pad高級約束分組約束，高級時序約束特定約束特定約束（較少使用）語法規(guī)則較為復(fù)雜用戶約束文件（UCF）時鐘約束編輯器用戶約束文件（UCF）重新查看.ucf文件用戶約束文件（UCF）關(guān)于UCF文件的幾點說明UCF語法較為復(fù)雜，需要確切知道含義；圖形界面的選項可以自動轉(zhuǎn)換為UCF語句；如果要在FPGA上實現(xiàn)，時鐘約束、引腳約束必填；UCF通常關(guān)聯(lián)頂層模塊，綜合選項中默認包含；UCF引腳配置要非常小心，嚴格遵照PCB圖和芯片手冊的要求，否則可能燒毀昂貴的FPGA芯片；某些特殊引腳約

7、束或者復(fù)雜約束，只能通過UCF語句來生成；UCF編寫不正確，無法進行綜合以后的后續(xù)步驟。Vivado使用XDC(Xilinx Design Constraints)ISE implement design配置Implement在綜合之后執(zhí)行，需要有.ucf文件包括Translate、Map、Place & Route屬性卡可以集中修改，也可以分項修改每個步驟都會生成分析報告ISE implement design配置Translate屬性通常使用默認屬性生成.ngd文件ISE implement design配置Translate報告ISE implement design配置Map屬性通常使

8、用默認屬性需要調(diào)整的屬性 LUT輸入 面積與速度 IOBISE implement design配置Map報告（很長，關(guān)注以下幾個部分）ISE implement design配置Place & Route屬性主要需要調(diào)整的屬性： 布線努力程度 運行開銷表部分工具比較重要ISE implement design配置Place & Route報告（也很長）靜態(tài)時序分析與布局布線后仿真靜態(tài)時序分析當布局布線效果不理想時使用產(chǎn)生布局布線靜態(tài)時序部分工具比較重要錯誤時序會被標紅靜態(tài)時序分析與布局布線后仿真靜態(tài)時序分析靜態(tài)時序分析與布局布線后仿真三種后仿真后仿真模型生成文件Generate Post-T

9、ranslate Simulationxxx_translate.vGenerate Post-Map Simulationxxx_map.v，xxx_map.sdfGenerate Post-Place&Route Simulationxxx_timsim.v，xxx_timsim.sdf主要使用布局布線后仿真靜態(tài)時序分析與布局布線后仿真布局布線后仿真方法生成仿真模型新建一個目錄，復(fù)制仿真測試文件、xxx_timsim.v、xxx_timsim.sdf、glbl.v到此目錄下；（注意：一定不要編寫的源代碼，glbl.v在ISE根目錄/verilog/src下）如果使用了宏定義文件（.v）、其

10、它仿真模型文件（.v）也添加進來；打開ModelSim，新建一個Project，添加上述文件；編譯所有文件；vsim -L XilinxCoreLib_ver -L unisims_ver -L simprims_ver -t 1ps +maxdelays simulate_module glbl 靜態(tài)時序分析與布局布線后仿真將uut（例化的源代碼頂層）添加到波形中布局布線后仿真方法靜態(tài)時序分析與布局布線后仿真后仿真也可以采用非命令行方法，請自行查閱相關(guān)資料后仿真時間較長，與功能仿真可能相差幾個數(shù)量級如果源代碼較為龐大，生成后仿真模型的過程也會比較耗時功耗分析XPower功耗分析在仿真文件中某

11、個initial語句中需要增加$dumpfile(design.VCD);$dumpvars(1,test_v.uut);運行Generate Power Data運行Analyze Power功耗分析分析報告功耗分析分析報告FPGA的配置FPGA配置模式主模式PROM配置（最終產(chǎn)品）從模式JTAG模式主機配置（調(diào)試）JTAGJoint Test Action Group一種國際標準測試協(xié)議JTAG邊界掃描TDI、TDO、TMS、TCKVCC、GNDFPGA的配置JTAG下載電纜并口電纜Parallel III電路公開，可自行制作Parallel IVUSB電纜價格較為昂貴，速度和穩(wěn)定性遠優(yōu)于

12、并口電纜JTAG配置電路菊花鏈FPGA的配置配置文件的生成調(diào)試配置選項CCLK用于主模式PROM配置，內(nèi)部產(chǎn)生JTAG CLOCK用于JTAG調(diào)試FPGA的配置配置文件的生成執(zhí)行生成.bit文件FPGA的配置啟動iMPACT選擇邊界掃描也可以取消 然后點擊 進行自動檢測FPGA的配置下載配置右鍵Program，選中生成的.bit文件下載成功后，提示“Success”FPGA的配置采用PROM配置FPGA生成的.bit文件需要轉(zhuǎn)換成.mcs文件下載到PROM中，PROM自動配置FPGAFPGA的配置選擇所使用PROM芯片F(xiàn)PGA的配置選擇.bit文件轉(zhuǎn)換注意：此時要用CCLK時鐘生成.bitFP

13、GA的配置JTAG菊花鏈FPGA的配置多片PROM配置FPGA的配置System ACE配置可參考PROM配置FPGA的配置FPGA配置失敗的常見問題JTAG鏈掃描失?。簷z查JTAG電路接口連接情況；無法通過并口設(shè)置：并口電纜、并口模式；無法正常配置：信號干擾，增加濾波電路，阻抗匹配；DONE引腳不變高：合適的上拉電阻；DONE引腳變高后無法正常工作：啟動順序；模式錯誤：引腳M0、M1、M2的配置模式；隨機性失敗：器件沒有復(fù)位。ChipScope的使用ChipScope在線軟件邏輯分析儀Core GeneratorCore Insert（可替代Core Generator）Analyzer觸發(fā)

14、、捕獲、分析ChipScope的使用.edn文件選擇、芯片類型選擇Core InsertChipScope的使用綜合網(wǎng)表發(fā)生改變Core InsertChipScope的使用設(shè)置 Trigger Width、Match Unit、Counter Width設(shè)置 Match TypeCore InsertChipScope的使用Core Insert數(shù)據(jù)深度（采樣Sample個數(shù)）采樣時鐘沿方式ChipScope的使用修改采樣信號：數(shù)量由之前的Trigger Width決定Core InsertChipScope的使用ChipScope的使用Core Insert選擇采樣時鐘l盡可能用主時鐘或D

15、CM輸出的2X時鐘選擇采樣信號l可成組添加l盡量添加寄存器輸出l不能添加PAD外側(cè)信號l信號名稱可能發(fā)生改變ChipScope的使用Core Insert核的保存l滿足寬度要求，不可有空；l保存為.cdc文件，以供下次調(diào)試使用。核的使用l插入核后需要Rerun Translate。l（注意：只能Translate這一步，不能Rerun ALL，否則將會重新綜合，導(dǎo)致核無法添加成功）l繼續(xù)執(zhí)行后續(xù)的Implementation操作并進行FPGA的配置。ChipScope的使用Analyzer可以替代iMPACT的芯片配置功能；通過下載電纜的檢查，掃描JTAG鏈，找到板上所有的芯片；配置下載.bi

16、t文件（穩(wěn)定性好于iMPACT，速度稍慢）；當使用Core Insert時，下載成功后顯示分析界面；否則只顯示現(xiàn)在成功信息。ChipScope的使用Analyzer的使用設(shè)置觸發(fā)條件l單個信號（跳變、計數(shù)等）l多個新號（組合）信號捕獲l對于第一次出現(xiàn)的觸發(fā)條件，需要復(fù)位狀態(tài)下啟動捕獲。信號編輯l默認情況下只有信號編號，需要核對Core Insert進行信號的編輯，向量信號可以直接分組編輯。信號觀測l只顯示所設(shè)定的捕獲寬度。ChipScope的使用Analyzer的使用信號保存lProject保存，可以保存所有編輯過的信號和觸發(fā)條件。lCore Insert信號如果重新編輯過，信號保存無效。信號

17、分析l類似于ModelSim的信號分析，實時記錄片內(nèi)信號的波形。原語的使用原語（Primitive）針對器件特征開發(fā)的常用模塊名稱；可靠做Xilinx為用戶提供的“庫函數(shù)”；可以在代碼中直接例化使用。注意：（1）原語的使用要注意具體芯片； （2）通常采用參數(shù)化設(shè)計； （3）語言模板（Language Templates）中提供使用說明。原語的使用原語（Primitive）ISE菜單Edit-Language Templates原語的使用原語（Primitive）用戶約束文件l時鐘管理單元約束l初始化約束l引腳約束l布局布線約束l時序約束使用UCF語句圖形界面原語的使用語言模板： Verilog基本構(gòu)件：基本的語言要素l注釋l條件編譯l操作符l函數(shù)和任務(wù)原語的使用語言模板： Verilog仿真構(gòu)件：基本的語句規(guī)則l時鐘模擬l配置語句l仿真延遲l循環(huán)語句l過程描述語句l數(shù)據(jù)流描述語句l數(shù)據(jù)類型l系統(tǒng)函數(shù)庫原語的使用語言模板： Verilog可綜合構(gòu)件lalways語句l綜合屬性l代碼樣例l條件語句lassign語句lgenerate語句l端口聲明l信號聲明原語的使用語言模板： Verilog用戶模板l自定義的模板