數(shù)字電子技術(shù)_08可編程邏輯器件

1、第第 八八 章章可可 編編 程程 邏邏 輯輯 器器 件件目前在數(shù)字系統(tǒng)設(shè)計(jì)中廣泛使用的可編程邏輯器件(Prog-rammable Logic Device，簡(jiǎn)稱PLD) 屬于LSI中的半用戶定制電路。由于PLD具有結(jié)構(gòu)靈活、性能優(yōu)越、設(shè)計(jì)簡(jiǎn)單等特點(diǎn)，因而在不同應(yīng)用領(lǐng)域中受到廣泛重視，是構(gòu)成數(shù)字系統(tǒng)的理想器件。數(shù)字系統(tǒng)中常用的大規(guī)模集成電路可分為三大類。數(shù)字系統(tǒng)中常用的大規(guī)模集成電路可分為三大類。非用戶定制電路非用戶定制電路(Noncustom design IC)全用戶定制電路全用戶定制電路(Fullcustom design IC)半用戶定制電路半用戶定制電路(Semicustom desi

2、gn IC)本章知識(shí)要點(diǎn)：本章知識(shí)要點(diǎn)： PLD的基本概念的基本概念 低密度可編程邏輯器件低密度可編程邏輯器件 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列 在系統(tǒng)編程技術(shù)簡(jiǎn)介在系統(tǒng)編程技術(shù)簡(jiǎn)介 8 . 1 P L D 概概 述述PLD是是20世紀(jì)世紀(jì)70年代開始發(fā)展起來的一種新型大規(guī)年代開始發(fā)展起來的一種新型大規(guī)模集成電路。一片模集成電路。一片PLD所容納的邏輯門可達(dá)數(shù)百、數(shù)千所容納的邏輯門可達(dá)數(shù)百、數(shù)千甚至更多，其邏輯功能可由用戶編程指定。甚至更多，其邏輯功能可由用戶編程指定。PLD特別適宜于構(gòu)造小批量生產(chǎn)的系統(tǒng)，或在系統(tǒng)開發(fā)研制過程中使用。8.1.1 PLD的發(fā)

3、展的發(fā)展 20世紀(jì)世紀(jì)70年代初期：年代初期：第一種PLD器件-可編程只讀存儲(chǔ)器(PROM)問世。PROM由一個(gè)“與”陣列和一個(gè)“或”陣列組成，“與與”陣列是固定的，陣列是固定的，“或或”陣列是可編程的；陣列是可編程的； 20世紀(jì)世紀(jì)70年代中期年代中期：出現(xiàn)了可編程邏輯陣列(PLA)，PLA同樣由一個(gè)“與”陣列和一個(gè)“或”陣列組成,但其“與與”陣列和陣列和“或或”陣列都是可編程的；陣列都是可編程的； 20世紀(jì)世紀(jì)70年代末期：年代末期：出現(xiàn)了可編程陣列邏輯(PAL)。PAL器器件的件的“與與”陣列是可編程的，而陣列是可編程的，而“或或”陣列是固定的陣列是固定的,它有多種輸出和反饋結(jié)構(gòu)，因而給

4、邏輯設(shè)計(jì)帶來了很大的靈活性。但PAL器件一般采用熔絲工藝，一旦編程后便不能改寫。 20世紀(jì)世紀(jì)80年代中期年代中期:先后出現(xiàn)了通用陣列邏輯(GAL)、 復(fù)雜可編程邏輯器件（CPLD）和現(xiàn)場(chǎng)可編程門陣列(FPGA)等可編程器件。 20世紀(jì)世紀(jì)90年代年代: 產(chǎn)生了在系統(tǒng)編程(ISP)器件。在系統(tǒng)編程是指用戶具有在自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或線路板上為重構(gòu)邏輯而對(duì)邏輯器件進(jìn)行編程或反復(fù)改寫的能力。ISP器件為用戶提供了傳統(tǒng)的PLD技術(shù)無法達(dá)到的靈活性，使可編程邏輯技術(shù)發(fā)生了實(shí)質(zhì)性飛躍。8.1.2 PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)PLD的基本組成為一個(gè)的基本組成為一個(gè)“與與”陣列和一個(gè)陣列和一個(gè)“或或”陣列。陣

5、列。陣列中輸入線和輸出線的交點(diǎn)通過邏輯元件相連接。這些元件是接通還是斷開，可由廠家根據(jù)器件的結(jié)構(gòu)特征決定或由用戶根據(jù)要求編程決定?；窘Y(jié)構(gòu)如下圖所示。I0InP0Pm“與與”項(xiàng)項(xiàng)O0Or輸出輸出“與與”陣列陣列“或或”陣列陣列在基本結(jié)構(gòu)的基礎(chǔ)上，附加一些其他邏輯元件，如輸入緩在基本結(jié)構(gòu)的基礎(chǔ)上，附加一些其他邏輯元件，如輸入緩沖器、輸出寄存器、內(nèi)部反饋、輸出宏單元等，便可構(gòu)成各種沖器、輸出寄存器、內(nèi)部反饋、輸出宏單元等，便可構(gòu)成各種不同的不同的PLD。8.1.3 PLD8.1.3 PLD的電路表示法的電路表示法對(duì)于PLD器件，用邏輯電路的一般表示法很難描述其內(nèi)部電路，這給PLD的生產(chǎn)和應(yīng)用帶來諸

6、多不便。為此，對(duì)描述PLD基本結(jié)構(gòu)的有關(guān)邏輯符號(hào)和規(guī)則作出了某些約定。一、與門和或門一、與門和或門下圖給出了3輸入與門的兩種表示法。傳統(tǒng)表示法(圖(a)中與門的3個(gè)輸入A、B、C在PLD表示法(圖(b)中稱為3個(gè)輸入項(xiàng)，而輸出D稱為“與”項(xiàng)。同樣，或門也采用類似方法表示。&DABC(a)&ABCD(b)二、輸入緩沖器二、輸入緩沖器典型輸入緩沖器的PLD表示法如右圖所示。它的兩個(gè)輸出B、C是其輸入A的原和反（見圖中真值表）。1ABCAB C111000AC A,B三、三、 連接方式連接方式PLD陣列交叉點(diǎn)上的三種連接方式如圖(a)所示。實(shí)點(diǎn)“”表示硬線連接,即固定連接；“”表示可編程連接；沒有“

7、”和“”的表示兩線不連接。如圖(b)中的輸出F=AC。固定連接固定連接可編程連接可編程連接不連接不連接&ABCF(a)(b)四、與門不執(zhí)行任何功能時(shí)的連接表示四、與門不執(zhí)行任何功能時(shí)的連接表示&DEFAB11000 000 000 00011111111A BD E F圖中，輸出為D的與門連接了所有的輸入項(xiàng),其輸出方程為0BBAAD方便起見，用標(biāo)有“”標(biāo)記的與門輸出來表示所有輸入緩沖器輸出全部連到某一“與”項(xiàng)的情況，如圖中輸出E。與上述相反，圖中輸出F表示無任何輸出項(xiàng)與其相連，因此，該“與”項(xiàng)總是處于“浮動(dòng)”的邏輯“1”。根據(jù)PLD中陣列和輸出結(jié)構(gòu)的不同，目前常用的PLD有4種主要類型： 可編

8、程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PROM 可編程邏輯陣列可編程邏輯陣列PLA 可編程陣列邏輯可編程陣列邏輯PAL 通用陣列邏輯通用陣列邏輯GAL8. 2 低密度可編程邏輯器件低密度可編程邏輯器件8. 2. 1 可編程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PROM 一、一、 半導(dǎo)體存儲(chǔ)器的分類半導(dǎo)體存儲(chǔ)器的分類存儲(chǔ)器(Memory)是數(shù)字計(jì)算機(jī)和其他數(shù)字系統(tǒng)中存放信息的重要部件。隨著大規(guī)模集成電路的發(fā)展，半導(dǎo)體存儲(chǔ)器因其具有集成度高、速度快、功耗小、價(jià)格低等優(yōu)點(diǎn)而被廣泛應(yīng)用于各種數(shù)字系統(tǒng)中。半導(dǎo)體存儲(chǔ)器按功能可分為兩大類。隨機(jī)存取存儲(chǔ)器RAM(Random Access Memory)只讀存儲(chǔ)器ROM(Read

9、 Only Memory)1隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器RAM RAM是一種既可讀又可寫的存儲(chǔ)器，故又稱為讀寫存儲(chǔ)器。根據(jù)制造工藝的不同，RAM又可分為雙極型和MOS型兩種類型。 MOS型RAM又可進(jìn)一步分為靜態(tài)RAM(SRAM)和動(dòng)態(tài)RAM(DRAM)兩種，相比之下DRAM的集成度更高。RAM的優(yōu)點(diǎn)是讀寫方便，使用靈活；缺點(diǎn)是一旦斷電，所存儲(chǔ)的信息便會(huì)丟失，它屬于易失性存儲(chǔ)器。雙極型雙極型RAM：工作速度高，但成本高、功耗大、集成度低，主要用作高速小容量存儲(chǔ)器。MOS型型RAM：功耗小、集成度高、成本低，但速度比雙極型RAM低,適宜于構(gòu)造大容量存儲(chǔ)器。2只讀存儲(chǔ)器只讀存儲(chǔ)器ROM只讀存儲(chǔ)器R

10、OM是一種在正常工作時(shí)只能讀出、不能寫入的存儲(chǔ)器。通常用來存放那些固定不變的信息。只讀存儲(chǔ)器存入數(shù)據(jù)的過程通常稱為編程。 只讀存儲(chǔ)器ROM屬于非易失性存儲(chǔ)器，即使切斷電源，ROM中的信息也不會(huì)丟失，因而在數(shù)字系統(tǒng)中獲得廣泛應(yīng)用。根據(jù)編程方法的不同，可分為兩類。掩膜編程ROM（簡(jiǎn)稱MROM）：）：存放的內(nèi)容是由生產(chǎn)廠家在芯片制造時(shí)利用掩膜技術(shù)寫入的。優(yōu)點(diǎn)是可靠性高，集成度高，批量生產(chǎn)時(shí)價(jià)格便宜；缺點(diǎn)是用戶不能重寫或改寫，不靈活。用戶可編程ROM（簡(jiǎn)稱PROM）：）：存放的內(nèi)容是由用戶根據(jù)需要在編程設(shè)備上寫入的。優(yōu)點(diǎn)是使用靈活方便，適宜于用來實(shí)現(xiàn)各種邏輯功能。二、可編程二、可編程ROM的結(jié)構(gòu)與類型

11、的結(jié)構(gòu)與類型1PROM的邏輯結(jié)構(gòu)的邏輯結(jié)構(gòu)PROM的結(jié)構(gòu)框圖如下圖所示，它主要由地址譯碼器和存儲(chǔ)體兩大部分組成。地址譯碼器地址譯碼器存儲(chǔ)體存儲(chǔ)體W0W1W2n-1A0An-1D0D1Dm-1圖中，A0An-1為地址輸入線；W0W2n-1為地址譯碼輸出線，又稱為字線字線；D0Dm-1為數(shù)據(jù)輸出線，又稱為位線位線。通常，將一個(gè)將一個(gè)n位地址輸入和位地址輸入和m位數(shù)據(jù)輸出的位數(shù)據(jù)輸出的PROM的存儲(chǔ)容量表示的存儲(chǔ)容量表示為為2nm(位位)，意味著存儲(chǔ)體中有，意味著存儲(chǔ)體中有2nm個(gè)存儲(chǔ)元，每個(gè)存儲(chǔ)元個(gè)存儲(chǔ)元，每個(gè)存儲(chǔ)元的狀態(tài)代表一位二進(jìn)制代碼。的狀態(tài)代表一位二進(jìn)制代碼。地址譯碼器地址譯碼器存儲(chǔ)體存儲(chǔ)

12、體W0W1W2n-1A0An-1D0D1Dm-1存儲(chǔ)體的結(jié)構(gòu)示意圖如下：0, 01, 00, 11, 1W0W12n-1, 02n-1, 1W2n-1D0D10, m-11, m-12n-1, m-1Dm-1存儲(chǔ)元存儲(chǔ)元從邏輯器件的角度理解，PROM是由一個(gè)固定連接的與門陣列和一個(gè)可編程連接的或門陣列所構(gòu)成的組合邏輯電路。例如，一個(gè)83(8與門3或門)PROM的邏輯結(jié)構(gòu)圖如下。&m0m1m2m3m4m5m6m7111D2D1D0111ABC為了PROM設(shè)計(jì)的方便，通常將邏輯結(jié)構(gòu)圖簡(jiǎn)化為陣列邏輯圖，簡(jiǎn)稱陣列圖。畫陣列圖時(shí)，將PROM中的每個(gè)與門和或門都簡(jiǎn)化成一根線。上圖的陣列邏輯圖如下圖所示。圖

13、中虛線上面6根水平線分別表示輸入線A、 、B、 、C 、 。與門陣列的8根垂直線代表8個(gè)與門，或門陣列中標(biāo)有D2、D1、D0的3根水平線表示3個(gè)或門。ABCABCABC“或或” 陣陣 列列D2D1D0“與與” 陣陣 列列m0m1m2m3m4m5m6m7ABC2PROM的類型的類型 根據(jù)存儲(chǔ)元電路構(gòu)造的不同，PROM有3種常用的類型。(1) 一次編程的一次編程的ROM(PROM)所有存儲(chǔ)元均被加工成同一狀態(tài)“0”(或“1”)，用戶可通過編程將某些存儲(chǔ)元的狀態(tài)改變成另一狀態(tài)“1”(或“0”)。這種編程只能進(jìn)行一次，一旦編程完畢，其內(nèi)容便不能再改變。PROM與固定ROM相比，增加了靈活性。但因其可靠

14、性較差，加之只能一次性編程，故目前很少使用。(2) 可抹可編程可抹可編程ROM(EPROM)EPROM不僅可由用戶編程存放指定的信息，而且可由用戶通過專用的紫外線燈照射芯片上的受光窗口，將原存儲(chǔ)內(nèi)容抹去，再寫入新的內(nèi)容。這一特性是由EPROM中存儲(chǔ)元的電路結(jié)構(gòu)決定的。(3) 電可抹可編程電可抹可編程ROM(EEPROM)EEPROM的結(jié)構(gòu)與EPROM相似，但EEPROM在浮柵上增加了一個(gè)遂道二極管，編程時(shí)可使電荷通過它流向浮柵，而擦除時(shí)可使電荷通過它流走，即擦除和編程均用電完成。這種器件不僅工作電流小、擦除速度快,而且允許改寫的次數(shù)大大高于EPROM,一般允許改寫100次1000次。目前，EP

15、ROM和EEPROM的應(yīng)用均十分廣泛。三三 、PROM應(yīng)用舉例應(yīng)用舉例由于PROM是由一個(gè)固定連接的“與”陣列和一個(gè)可編程連接的“或”陣列組成，所以，用戶只要改變“或”陣列上連接點(diǎn)的數(shù)量和位置，就可以在輸出端形成由輸入變量“最小項(xiàng)之和”表示的任何一種邏輯函數(shù)。采用PROM進(jìn)行邏輯設(shè)計(jì)時(shí)，只需首先根據(jù)邏輯要求列出真值表，把真值表的輸入作為PROM的輸入，然后根據(jù)邏輯函數(shù)值確定對(duì)PROM“或”陣列進(jìn)行編程的代碼，畫出相應(yīng)的陣列圖即可。例例 用PROM設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將4位二進(jìn)制碼轉(zhuǎn)換為Gray碼。解解 設(shè)4位二進(jìn)制碼為B3、B2、B1、B0，4位Gray碼為G3、G2、G1、G0，其真值表如

16、下表所示。二進(jìn)制碼二進(jìn)制碼B3B2B1B0G3G2G1G0B3B2B1B0G3G2G1G0Gray碼碼二進(jìn)制碼二進(jìn)制碼Gray碼碼00000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000將4位二進(jìn)制碼作為PROM的輸入，Gray碼作為PROM的輸出，可選容量為244的PROM實(shí)現(xiàn)給定功能。根據(jù)真值表可畫出該電路的陣列圖如下圖所示。G0G1G2G3“或或”陣列陣列“與與”陣列陣列B0B1B2B30

17、0B B1 1B B3 3B B3 3B Bm0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15注:圖中標(biāo)“”處代表“1”,否則代表“0”。8.2.2可編程邏輯陣列可編程邏輯陣列PLAPLA是一種“與”陣列和“或”陣列均可編程的邏輯器件，即可編程邏輯陣列PLA(ProgrammableLogic Array)。PLA可分為組合PLA和時(shí)序PLA兩種類型。一、組合一、組合PLA1組合組合PLA的邏輯結(jié)構(gòu)的邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)邏輯結(jié)構(gòu):由一個(gè)“與”陣列和一個(gè)“或”陣列構(gòu)成,“與”陣列和“或”陣列都是可編程的。一個(gè)具有一個(gè)具有3 3個(gè)輸入變量、可提供個(gè)輸入變量、可提供6 6個(gè)個(gè)“

18、與與”項(xiàng)、產(chǎn)生項(xiàng)、產(chǎn)生3 3個(gè)輸個(gè)輸出函數(shù)的出函數(shù)的PLAPLA邏輯結(jié)構(gòu)圖及其相應(yīng)陣列圖如下圖所示。邏輯結(jié)構(gòu)圖及其相應(yīng)陣列圖如下圖所示。111ABC&111Q2Q1Q0Q2Q1Q0ABCABC“與與” 陣陣 列列“或或” 陣陣 列列PLA的存儲(chǔ)容量用輸入變量數(shù)(n)、與項(xiàng)數(shù)(p)、輸出端數(shù)(m)來表示。前面所示PLA的容量為363。目前常見的有容量為16488和14968等PLA器件。2應(yīng)用舉例應(yīng)用舉例 采用PLA進(jìn)行邏輯設(shè)計(jì)，可以十分有效地實(shí)現(xiàn)各種邏輯功能。相對(duì)PROM而言，PLA更靈活、更經(jīng)濟(jì)、結(jié)構(gòu)更簡(jiǎn)單。用PLA設(shè)計(jì)組合邏輯電路時(shí)，一般分為兩步：一般分為兩步：將給定問題的邏輯函數(shù)按多輸出

19、邏輯函數(shù)的化簡(jiǎn)方法簡(jiǎn)化成最簡(jiǎn)“與-或”表達(dá)式；根據(jù)最簡(jiǎn)表達(dá)式中的不同“與項(xiàng)”以及各函數(shù)最簡(jiǎn)“與-或”表達(dá)式確定“與”陣列和“或”陣列，并畫出陣列邏輯圖。例例用PLA設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將一位十進(jìn)制數(shù)的8421碼轉(zhuǎn)換成余3碼。解解設(shè)ABCD-表示8421碼，WXYZ-表示余3碼，可列出轉(zhuǎn)換電路的真值表如下表所示。A BCDW XYZ00000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100ddddddddddddddddddddddddAB CD

20、 W XYZ根據(jù)真值表寫出函數(shù)表達(dá)式，并按照多輸出函數(shù)化簡(jiǎn)法則用卡諾圖進(jìn)行化簡(jiǎn)，可得到最簡(jiǎn)“與-或”表達(dá)式如下：DZDCCDYDCBDBCBXBDBCAW由此可見，全部輸出函數(shù)只包含9個(gè)不同“與”項(xiàng)，所以，該代碼轉(zhuǎn)換電路可用一個(gè)容量為4 94的PLA實(shí)現(xiàn)，其陣列圖如圖所示。二、時(shí)序二、時(shí)序PLA邏輯結(jié)構(gòu)：邏輯結(jié)構(gòu)：由“與”陣列、“或”陣列和一個(gè)用于存儲(chǔ)過去輸入狀態(tài)的觸發(fā)器網(wǎng)絡(luò)構(gòu)成?！芭c”門陣列“或”門陣列觸發(fā)器組y1yrx1xnY1YrZrZ1時(shí)鐘 復(fù)位觸發(fā)器網(wǎng)絡(luò)中包含若干觸發(fā)器，它們的輸入接受“或”陣列輸出及時(shí)鐘脈沖、復(fù)位信號(hào)的控制，其輸出反饋到“與”陣列，用來和當(dāng)前輸入一起產(chǎn)生“與”項(xiàng)輸出

21、。時(shí)序PLA的結(jié)構(gòu)框圖如右圖所示。318.2.3 8.2.3 可編程陣列邏輯可編程陣列邏輯PALPAL PAL(Programmable Array Logic)PAL(Programmable Array Logic)是在是在PROMPROM和和PLAPLA的基的基礎(chǔ)上發(fā)展起來的一種可編程邏輯器件。它相對(duì)于礎(chǔ)上發(fā)展起來的一種可編程邏輯器件。它相對(duì)于PROMPROM而言，而言，使用更靈活，且易于完成多種邏輯功能，同時(shí)又比使用更靈活，且易于完成多種邏輯功能，同時(shí)又比PLAPLA工工藝簡(jiǎn)單，易于實(shí)現(xiàn)。藝簡(jiǎn)單，易于實(shí)現(xiàn)。32一、一、 PALPAL的邏輯結(jié)構(gòu)的邏輯結(jié)構(gòu) PALPAL由一個(gè)可編程的由一個(gè)

22、可編程的“與與”陣列和一個(gè)固定連接的陣列和一個(gè)固定連接的“或或”陣列組成。圖陣列組成。圖 (a)(a)給出了一個(gè)三輸入三輸出給出了一個(gè)三輸入三輸出PALPAL的邏輯結(jié)構(gòu)圖，的邏輯結(jié)構(gòu)圖，通常將其表示成圖通常將其表示成圖 (b)(b)所示形式。所示形式。33 PALPAL每個(gè)輸出包含的每個(gè)輸出包含的“與與”項(xiàng)數(shù)目是由固定連接的項(xiàng)數(shù)目是由固定連接的“或或”陣列提供的。在典型邏輯設(shè)計(jì)中，陣列提供的。在典型邏輯設(shè)計(jì)中， 一般函數(shù)約包含一般函數(shù)約包含3 3個(gè)個(gè)4 4個(gè)個(gè)“與與”項(xiàng)，而現(xiàn)有項(xiàng)，而現(xiàn)有PALPAL器件最多可為每個(gè)輸出提供器件最多可為每個(gè)輸出提供8 8個(gè)個(gè)“與與”項(xiàng)，項(xiàng)，因因 此，使用這種器件

23、能很好地完成各種常用邏輯電路的設(shè)計(jì)。此，使用這種器件能很好地完成各種常用邏輯電路的設(shè)計(jì)。 PALPAL器件的結(jié)構(gòu)器件的結(jié)構(gòu)( (包括輸入、輸出、包括輸入、輸出、“與與”項(xiàng)數(shù)目項(xiàng)數(shù)目) )是由生是由生產(chǎn)廠家固定的。產(chǎn)廠家固定的。 從從PALPAL問世至今，大約已生產(chǎn)出幾十種不同的產(chǎn)品，按其問世至今，大約已生產(chǎn)出幾十種不同的產(chǎn)品，按其輸出和反饋結(jié)構(gòu)，輸出和反饋結(jié)構(gòu)，大致可將其分為大致可將其分為5 5種基本類型。種基本類型。(1) (1) 專用輸出的基本門陣列結(jié)構(gòu)專用輸出的基本門陣列結(jié)構(gòu) 這種結(jié)構(gòu)類型適用于實(shí)現(xiàn)組合邏輯函數(shù)。常見產(chǎn)品有這種結(jié)構(gòu)類型適用于實(shí)現(xiàn)組合邏輯函數(shù)。常見產(chǎn)品有PAL10H8(10

24、PAL10H8(10個(gè)輸入，個(gè)輸入，8 8個(gè)輸出，輸出高電平有效個(gè)輸出，輸出高電平有效) )，PAL12L6(12PAL12L6(12個(gè)輸入，個(gè)輸入，6 6個(gè)輸出，輸出低電平有效個(gè)輸出，輸出低電平有效) )等。等。34(2) (2) 帶反饋的可編程帶反饋的可編程I/OI/O結(jié)構(gòu)結(jié)構(gòu) 帶反饋的可編程帶反饋的可編程I/OI/O結(jié)構(gòu)通常又稱為異步可編程結(jié)構(gòu)通常又稱為異步可編程I/OI/O結(jié)構(gòu)。結(jié)構(gòu)。該類該類PALPAL器件常見產(chǎn)品有器件常見產(chǎn)品有PAL16L8(10 PAL16L8(10 個(gè)輸入，個(gè)輸入，8 8個(gè)輸出，個(gè)輸出，6 6個(gè)個(gè)反饋輸入反饋輸入) )以及以及PAL20L10(12PAL20L

25、10(12個(gè)輸入，個(gè)輸入，1010個(gè)輸出，個(gè)輸出，8 8個(gè)反饋輸個(gè)反饋輸入入) )。(3) (3) 帶反饋的寄存器輸出結(jié)構(gòu)帶反饋的寄存器輸出結(jié)構(gòu) 帶反饋的寄存器輸出結(jié)構(gòu)使帶反饋的寄存器輸出結(jié)構(gòu)使PALPAL構(gòu)成了典型的時(shí)序網(wǎng)絡(luò)構(gòu)成了典型的時(shí)序網(wǎng)絡(luò)結(jié)構(gòu)。該類器件的典型產(chǎn)品有結(jié)構(gòu)。該類器件的典型產(chǎn)品有PAL16R8(8PAL16R8(8個(gè)輸入、個(gè)輸入、8 8個(gè)寄存?zhèn)€寄存器輸出、器輸出、8 8個(gè)反饋輸入、個(gè)反饋輸入、1 1個(gè)公共時(shí)鐘和個(gè)公共時(shí)鐘和1 1個(gè)公共選通個(gè)公共選通) )。35 (4) (4) 加加“異或異或”、帶反饋的寄存器輸出結(jié)、帶反饋的寄存器輸出結(jié)構(gòu)構(gòu) 這種結(jié)構(gòu)是在帶反饋寄存器輸出結(jié)構(gòu)的

26、基礎(chǔ)上增加了一個(gè)異這種結(jié)構(gòu)是在帶反饋寄存器輸出結(jié)構(gòu)的基礎(chǔ)上增加了一個(gè)異或門，該類電路的典型產(chǎn)品有或門，該類電路的典型產(chǎn)品有PAL16RP8 (8PAL16RP8 (8個(gè)輸入，個(gè)輸入，8 8個(gè)寄存器輸個(gè)寄存器輸出，出，8 8個(gè)反饋輸入個(gè)反饋輸入) )。(5) (5) 算術(shù)選通反饋結(jié)構(gòu)算術(shù)選通反饋結(jié)構(gòu) 算術(shù)算術(shù)PALPAL是在綜合前幾種是在綜合前幾種PALPAL結(jié)構(gòu)特點(diǎn)的基礎(chǔ)上，增加了反結(jié)構(gòu)特點(diǎn)的基礎(chǔ)上，增加了反饋選通電路，使之能實(shí)現(xiàn)多種算術(shù)運(yùn)算功能。算術(shù)饋選通電路，使之能實(shí)現(xiàn)多種算術(shù)運(yùn)算功能。算術(shù)PALPAL的典型的典型產(chǎn)品有產(chǎn)品有PAL16A4(8PAL16A4(8個(gè)輸入、個(gè)輸入、4 4個(gè)寄存

27、器輸出、個(gè)寄存器輸出、4 4個(gè)可編程個(gè)可編程I/OI/O輸出、輸出、4 4個(gè)反饋輸入、個(gè)反饋輸入、4 4個(gè)算術(shù)選通反饋輸入個(gè)算術(shù)選通反饋輸入) )。36二、二、 PALPAL應(yīng)用舉例應(yīng)用舉例設(shè)計(jì)的一般步驟設(shè)計(jì)的一般步驟 用用PALPAL進(jìn)行邏輯設(shè)計(jì)的一般步驟如下：進(jìn)行邏輯設(shè)計(jì)的一般步驟如下： (1) (1) 建立對(duì)給定問題的邏輯描述；建立對(duì)給定問題的邏輯描述；(2) (2) 寫出相應(yīng)的函數(shù)表達(dá)式；寫出相應(yīng)的函數(shù)表達(dá)式；(3) (3) 選擇合適的器件；選擇合適的器件；(4) (4) 編程實(shí)現(xiàn)。編程實(shí)現(xiàn)。8.2.4 8.2.4 通用陣列邏輯通用陣列邏輯GALGAL GAL(Generic Arra

28、y Logic)器件器件是1985年由美國(guó)LATTICE公司開發(fā)并商品化的一種新的PLD器件。它是在PAL器件的基礎(chǔ)上綜合了E2PROM和CMOS技術(shù)發(fā)展起來的一種新型技術(shù)。GAL器件具有PAL器件所沒有的可擦除、可重寫及結(jié)構(gòu)可組態(tài)等特點(diǎn)。這些特點(diǎn)形成了器件的可測(cè)試性和高可靠性，且具有更大的靈活性。一、一、GAL的基本邏輯結(jié)構(gòu)的基本邏輯結(jié)構(gòu)1GAL16V8的基本組成的基本組成GAL16V8芯片是一種具有8個(gè)固定輸入引腳、最多可達(dá)16個(gè)輸入引腳，8個(gè)輸出引腳，輸出可編程的普通型GAL。組成組成: 由8個(gè)輸入緩沖器、8個(gè)反饋輸入緩沖器、8個(gè)輸出邏輯宏單元OLMC，8個(gè)輸出三態(tài)緩沖器、“與”陣列以及

29、系統(tǒng)時(shí)鐘、輸出選通信號(hào)等組成。 2. 輸出邏輯宏單元輸出邏輯宏單元OLMC OLMC由一個(gè)8輸入或門、極性選擇異或門、D觸發(fā)器、4個(gè)多路選擇器等組成。其結(jié)構(gòu)如下圖所示。3結(jié)構(gòu)控制字結(jié)構(gòu)控制字 結(jié)構(gòu)控制字的組成結(jié)構(gòu)控制字的組成GAL16V8由一個(gè)82位的結(jié)構(gòu)控制字控制著器件的各種功能組合狀態(tài)。該控制字各位功能如下?！芭c”項(xiàng)禁止位32位XOR(n)4位SYN1位AC1(n)8位ACO1位XOR(n)4位“與”項(xiàng)禁止位32位PT63PT32PT0PT3182位位121512191619圖中，XOR(n)和AC1(n)字段下面的數(shù)字分別對(duì)應(yīng)器件的引腳號(hào)。結(jié)構(gòu)控制字各位的功能如下：結(jié)構(gòu)控制字各位的功能如

30、下：同步位同步位SYN 確定器件是寄存器輸出或是純粹的組合輸出。 SYN=0時(shí)，GAL器件有寄存器輸出能力； SYN=1時(shí)，GAL為一個(gè)純粹組合邏輯器件。結(jié)構(gòu)控制位結(jié)構(gòu)控制位AC0該位對(duì)于8個(gè)OLMC是公共的，它與AC1(n) 配合控制各個(gè)OLMC(n)中 的多路選擇器。結(jié)構(gòu)控制位結(jié)構(gòu)控制位AC1共有8位，每個(gè)OLMC(n)有單獨(dú)的AC1(n)。 極性控制位極性控制位XOR(n)它通過OLMC(n)中的異或門控制邏輯操 作結(jié)果的輸出極性。 XOR(n)=0時(shí)，輸出信號(hào)O(n)低電平有效； XOR(n)=1時(shí)，輸出信號(hào)O(n)高電平有效?！芭c與”項(xiàng)項(xiàng)(PT)禁止位禁止位共64位，分別控制“與”陣

31、列的64行(PT0 PT63)，以便屏蔽某些不用的“與”項(xiàng)。(2) OLMC(n)的的5種組態(tài)種組態(tài)通過編程結(jié)構(gòu)控制字中的SYN、AC0和AC1(n)，輸出邏輯宏單元OLMC(n)可以組成以下5種組態(tài)。專用輸入方式專用輸入方式(SYNAC0AC1(n)=101) 專用組合型輸出方式專用組合型輸出方式(SYNAC0AC1(n)=100) 組合型輸出方式組合型輸出方式(SYNAC0AC1(n)=111) 寄存器型器件中的組合邏輯輸出方式寄存器型器件中的組合邏輯輸出方式 (SYNAC0AC1(n)=011) 寄存器型輸出方式寄存器型輸出方式(SYNAC0AC1(n)=010) 4行地址布局行地址布局

32、 (1)行地址布局圖行地址布局圖GAL器件的可編程陣列包括“與”陣列、結(jié)構(gòu)控制字、保密位及整體擦除位等。對(duì)其進(jìn)行編程時(shí)是由行地址進(jìn)行映射的。GAL16V8的行地址布局圖如圖所示。SRL(82位)PT63PT32 PT31 PT00門 陣 列門 陣 列電子標(biāo)簽電子標(biāo)簽保留地址空間結(jié)構(gòu)控制字(82位)SDINSDOUT03132335960加密單元備用整體擦除(2) 供用戶使用的行地址供用戶使用的行地址當(dāng)對(duì)GAL16V8進(jìn)行編程實(shí)現(xiàn)某個(gè)設(shè)計(jì)方案時(shí)，可供用戶使用的行地址總共有36個(gè)，它們分別是：行地址行地址031：用戶用來編程制定邏輯模式的陣列。32個(gè)行地址對(duì)應(yīng)邏輯結(jié)構(gòu)圖上“與”陣列的32個(gè)輸入,每

33、個(gè)行地址可寫入64位數(shù)據(jù)，對(duì)應(yīng)于64個(gè)“與”項(xiàng)。行地址行地址32：器件的電子標(biāo)簽(ES)。它提供64位供用戶定義。例如，用來識(shí)別用戶身份的代碼、版本號(hào)、編目管理等，這個(gè)標(biāo)簽中的數(shù)據(jù)與下述保密單元的狀態(tài)無關(guān)，用戶始終可以使用。行地址行地址60：82位的結(jié)構(gòu)控制字，用于設(shè)計(jì)所需用途的器件。行地址行地址61：僅1位的保密位，用于防止復(fù)制陣列的邏輯點(diǎn)陣。該位一旦被編程，存取陣列的電路就不能工作，從而防止了對(duì)32位的“與”陣列再次編程或讀出。該單元只能在整體擦除時(shí)和陣列一起被擦除，所以，一旦保密位被編程，就絕對(duì)不能檢查陣列的原始配置，僅電子標(biāo)簽除外。行地址行地址63：僅含1位，用于器件整體擦除。在器件編

34、程期間訪問該行時(shí)，執(zhí)行清除功能，整個(gè)“與”陣列、結(jié)構(gòu)控制字、電子標(biāo)簽以及保密單元統(tǒng)統(tǒng)被擦除，使編程的器件恢復(fù)到未使用的狀態(tài)。二二 、GAL的應(yīng)用的應(yīng)用1用用GAL進(jìn)行邏輯設(shè)計(jì)的一般步驟進(jìn)行邏輯設(shè)計(jì)的一般步驟一般步驟如下：一般步驟如下：(1) 分析設(shè)計(jì)要求，確定描述給定功能的邏輯表達(dá)式分析設(shè)計(jì)要求，確定描述給定功能的邏輯表達(dá)式。這是關(guān)鍵的一步，設(shè)計(jì)者可綜合運(yùn)用邏輯設(shè)計(jì)技術(shù)，完成有關(guān)邏輯設(shè)計(jì)。(2) (2) 根據(jù)邏輯設(shè)計(jì)結(jié)果，選擇根據(jù)邏輯設(shè)計(jì)結(jié)果，選擇GALGAL器件并對(duì)器件進(jìn)行引器件并對(duì)器件進(jìn)行引腳分配。腳分配。在器件選擇時(shí)，一般首先應(yīng)滿足輸入、輸出端數(shù)目的要求，其次考慮速度、功率等因素。器件確

35、定后，根據(jù)要求給各引腳賦予變量名。(3) 編寫編寫GAL設(shè)計(jì)說明書設(shè)計(jì)說明書在調(diào)用編程軟件前，首先要根據(jù)規(guī)定的語法格式和邏輯設(shè)計(jì)結(jié)果編寫設(shè)計(jì)說明書(又稱為GAL源程序)。說明書中通常包括器件型號(hào)、實(shí)現(xiàn)的功能、設(shè)計(jì)者姓名和設(shè)計(jì)日期、電子標(biāo)簽、GAL引腳表以及邏輯表達(dá)式等。 (4) (4) 建立有關(guān)文件建立有關(guān)文件建立文本文件(LST文件),熔絲圖文件(PLT文件)，標(biāo)準(zhǔn)裝載文件(JE D文件)等。(5) (5) 硬件編程硬件編程包括連接編程器，建立GAL編程系統(tǒng)，編程后寫保密位等。 488.3 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 復(fù)雜可編程邏輯器件（complex programmable l

36、ogic device，簡(jiǎn)稱CPLD）是從簡(jiǎn)單PLD發(fā)展而來的高密度PLD器件。一般由邏輯塊、可編程內(nèi)部連線區(qū)和I/O單元組成。常見CPLD的結(jié)構(gòu)示意圖如下： 49一、一、 CPLD的結(jié)構(gòu)的結(jié)構(gòu) 根據(jù)集成規(guī)模和設(shè)計(jì)方法的不同，各生產(chǎn)廠家提供的根據(jù)集成規(guī)模和設(shè)計(jì)方法的不同，各生產(chǎn)廠家提供的CPLD在結(jié)構(gòu)上具有各自的特色。目前，常用的在結(jié)構(gòu)上具有各自的特色。目前，常用的CPLD結(jié)構(gòu)有通用互連結(jié)構(gòu)有通用互連陣列結(jié)構(gòu)、大塊結(jié)構(gòu)和靈活邏輯單元陣列結(jié)構(gòu)等不同類型。陣列結(jié)構(gòu)、大塊結(jié)構(gòu)和靈活邏輯單元陣列結(jié)構(gòu)等不同類型。 ( (有關(guān)有關(guān)CPLDCPLD的介紹見教材中相關(guān)部分的介紹見教材中相關(guān)部分) )二、二、

37、典型器件典型器件 最常用的CPLD有Altera公司生產(chǎn)的FLEX 10K系列器件。FLEX 10K 是 一種嵌入式的PLD。它采用靈活邏輯單元陣列結(jié)構(gòu)和重復(fù)可構(gòu)造的CMOS SRAM工藝,具有高密度、低成本、低功率等特點(diǎn)，現(xiàn)已成為ALTERA CPLD中應(yīng)用前景最好的器件系列。 508.4 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列FPGAFPGA（Field Programmable Gate ArrayField Programmable Gate Array）是）是2020世紀(jì)世紀(jì)8080年代中后期發(fā)展起來的一種高密度可編程邏輯器件，它由世界著名的可編年代中后期

38、發(fā)展起來的一種高密度可編程邏輯器件，它由世界著名的可編程邏輯器件供應(yīng)商程邏輯器件供應(yīng)商XilinxXilinx公司最初提出。不同公司生產(chǎn)的公司最初提出。不同公司生產(chǎn)的FPGAFPGA器件在結(jié)構(gòu)和器件在結(jié)構(gòu)和性能上不盡相同，性能上不盡相同，XilinxXilinx公司的公司的XC4000XC4000系列系列FPGAFPGA器件的結(jié)構(gòu)示意圖如下：器件的結(jié)構(gòu)示意圖如下： 51有關(guān)有關(guān)FPGA的典型器件見教材中相關(guān)部分！的典型器件見教材中相關(guān)部分！8.5 在系統(tǒng)編程技術(shù)簡(jiǎn)介在系統(tǒng)編程技術(shù)簡(jiǎn)介在系統(tǒng)編程(In System Programmable，簡(jiǎn)稱ISP)技術(shù)是20世紀(jì)90年代發(fā)展起來的一種PLD

39、技術(shù)。所謂在系統(tǒng)編程所謂在系統(tǒng)編程 ，是指可以在用戶自己設(shè)計(jì)的目標(biāo)系，是指可以在用戶自己設(shè)計(jì)的目標(biāo)系統(tǒng)上、為實(shí)現(xiàn)預(yù)定邏輯功能而對(duì)邏輯器件進(jìn)行編程或改寫。統(tǒng)上、為實(shí)現(xiàn)預(yù)定邏輯功能而對(duì)邏輯器件進(jìn)行編程或改寫。ISP器件的出現(xiàn)，使數(shù)字系統(tǒng)設(shè)計(jì)更加靈活、方便，為用戶帶來了顯著的經(jīng)濟(jì)效益和時(shí)間效益?？梢哉f,ISP技術(shù)是PLD設(shè)計(jì)技術(shù)發(fā)展中的一次重要變革。8.5.1 ISP技術(shù)的主要特點(diǎn)技術(shù)的主要特點(diǎn)ISP技術(shù)的應(yīng)用，對(duì)數(shù)字系統(tǒng)硬件設(shè)計(jì)方法、設(shè)計(jì)環(huán)境、系統(tǒng)調(diào)試周期、測(cè)試與維護(hù)、系統(tǒng)的升級(jí)以及器件的充分利用等均產(chǎn)生了重要影響。主要特點(diǎn)如下：主要特點(diǎn)如下：一、全面實(shí)現(xiàn)了硬件設(shè)計(jì)與修改的軟件化一、全面實(shí)現(xiàn)了硬件

40、設(shè)計(jì)與修改的軟件化二、簡(jiǎn)化了設(shè)計(jì)與調(diào)試過程二、簡(jiǎn)化了設(shè)計(jì)與調(diào)試過程三、容易實(shí)現(xiàn)系統(tǒng)硬件的現(xiàn)場(chǎng)升級(jí)三、容易實(shí)現(xiàn)系統(tǒng)硬件的現(xiàn)場(chǎng)升級(jí)四、可降低系統(tǒng)成本，提高系統(tǒng)可靠性四、可降低系統(tǒng)成本，提高系統(tǒng)可靠性五、器件制造工藝先進(jìn)，性能參數(shù)好五、器件制造工藝先進(jìn)，性能參數(shù)好8.5.2ISP邏輯器件邏輯器件一、一、ISP邏輯器件的類型邏輯器件的類型 目前，市場(chǎng)上提供的ISP邏輯器件可分為ispLSI、ispGAL和ispGDS三種類型。1ispLSI邏輯器件邏輯器件ispLSI(在系統(tǒng)編程大規(guī)模集成)邏輯器件具有集成度高、速度快、可靠性好、靈活方便等優(yōu)點(diǎn)，能滿足在高性能系統(tǒng)中實(shí)現(xiàn)各種復(fù)雜邏輯功能的需要，被廣泛應(yīng)

41、用于數(shù)據(jù)處理、圖形處理、空間技術(shù)、軍事裝備及通信、自動(dòng)控制等領(lǐng)域。ISP技術(shù)是美國(guó)Lattice公司率先推出的，該公司將ISP技術(shù)應(yīng)用到高密度可編程邏輯器件(HDPLD)中，形成了ispLSI系列高密度在系統(tǒng)可編程邏輯器件。常用ispLSI器件有4個(gè)系列個(gè)系列： 基本系列基本系列ispLSI1000：適用于高速編碼、總線管理等； 高速系列高速系列ispLSI2000：I/O端口數(shù)較多,適用于高速計(jì) 數(shù)、定時(shí) 等場(chǎng)合，并可用作高速RISC/CISC微處理 器的接口； 高密系列高密系列ispLSI3000：集成密度高，能實(shí)現(xiàn)非常復(fù)雜的邏輯 功能，適用于數(shù)字信號(hào)處理、圖形處 理、數(shù)據(jù)壓縮等； 模塊化

42、系列模塊化系列ispLSI6000：帶有存儲(chǔ)器和寄存器/計(jì)數(shù)器，適用 于數(shù)據(jù)處理、數(shù)據(jù)通信等。2ispGAL器件器件ispGAL系列器件,是把ISP技術(shù)引入到標(biāo)準(zhǔn)的低密度系列可編程邏輯器件中形成的ISP器件。典型產(chǎn)品：典型產(chǎn)品：ispGAL22V10ispGAL22V10是把流行的GAL22V10與ISP技術(shù)相結(jié)合形成的產(chǎn)品，在功能和結(jié)構(gòu)上與GAL22V10完全相同。 適應(yīng)范圍：適應(yīng)范圍：高速圖形處理和高速總線管理，狀態(tài)控制、數(shù)據(jù)處理、通信工程、測(cè)量?jī)x器以及實(shí)現(xiàn)諸如地址譯碼器之類的基本邏輯功能。3ispGDS器件器件ispGDS(在系統(tǒng)可編程數(shù)字開關(guān))是ISP技術(shù)與開關(guān)矩陣相結(jié)合的產(chǎn)物。它標(biāo)志

43、著ISP技術(shù)已從系統(tǒng)邏輯領(lǐng)域擴(kuò)展到系統(tǒng)互連領(lǐng)域。ispGDS器件能提供的一種獨(dú)特功能是,在不撥動(dòng)機(jī)械開關(guān)或不改變系統(tǒng)硬件的情況下,快速地改變或重構(gòu)印制電路板的連接關(guān)系。ispGDS系列器件非常適合于重構(gòu)目標(biāo)系統(tǒng)的連接關(guān)系,它使系統(tǒng)硬件可以通過軟件控制進(jìn)行重構(gòu)而無需人工干預(yù)。二、二、ispLSI 邏輯器件的結(jié)構(gòu)邏輯器件的結(jié)構(gòu) ispLSI是ISP邏輯器件中最早問世、最具代表性的邏輯器件。該系列器件是基于與、或陣列結(jié)構(gòu)的復(fù)雜PLD產(chǎn)品。 ispLSI芯片由若干巨塊組成，巨塊之間通過全局布線區(qū)GRP連接起來，每個(gè)巨塊包括若干個(gè)通用邏輯塊GLB、輸出布線區(qū)ORP、若干輸入輸出引腳和專用輸入引腳等。 1

44、. ispLSI1016的特性的特性ispLSI1016是采用E2CMOS工藝制造、PLCC(塑料有引腳芯片載體)封裝的器件。芯片共有44個(gè)引腳，其中38個(gè)I/O引腳；集成密度為2000等效門，每片含64個(gè)觸發(fā)器和32個(gè)鎖存器；最高工作頻率為110MHz。典型產(chǎn)品：典型產(chǎn)品：ispLSI10162組成組成該器件由兩個(gè)巨塊、該器件由兩個(gè)巨塊、一個(gè)全局布線區(qū)和一個(gè)時(shí)一個(gè)全局布線區(qū)和一個(gè)時(shí)鐘分配網(wǎng)絡(luò)構(gòu)成。如右圖鐘分配網(wǎng)絡(luò)構(gòu)成。如右圖所示。所示。每個(gè)巨塊包括:8個(gè)通用邏輯單元GLB，16個(gè)I/O單元，兩只專用輸入引腳(IN0,IN1或IN2,IN3 ),一個(gè)輸出布線區(qū)ORP及16位輸入總線。器件型號(hào)i

45、spLSI1016中的“16”表示器件含有16個(gè)GLB。3主要模塊功能主要模塊功能(1) 全局布線區(qū)全局布線區(qū)GRPGRP位于兩個(gè)巨塊之間。除了經(jīng)過各個(gè)I/O單元的輸入信號(hào)由16位輸入總線送至GRP之外，各GLB的輸出在送往輸出布線區(qū)的同時(shí)也送往GRP。GRP實(shí)現(xiàn)上述信號(hào)和各個(gè)GLB輸入之間的靈活互連,將所有片內(nèi)邏輯聯(lián)系在一起，供設(shè)計(jì)者使用，設(shè)計(jì)者可以根據(jù)需要方便地實(shí)現(xiàn)各種復(fù)雜的邏輯功能。ispLSI1016的引腳排列圖如右圖所示。(2) 通用邏輯塊通用邏輯塊GLB通用邏輯塊GLB是ispLSI器件最基本的邏輯單元，由與陣列、乘積項(xiàng)共享陣列、輸出邏輯宏單元和控制邏輯電路組成。與陣列：與陣列：共

46、有18個(gè)輸入，18個(gè)輸入經(jīng)過輸入緩沖器后形成18個(gè)輸入信號(hào)的原信號(hào)和非信號(hào)，送至20個(gè)與門的輸入端，通過編程可形成20個(gè)與項(xiàng)(又稱乘積項(xiàng)PT)。乘積項(xiàng)共享陣列乘積項(xiàng)共享陣列:乘積項(xiàng)共享陣列將20個(gè)與項(xiàng)PT0PT19分組送到4個(gè)或門的輸入端,對(duì)4個(gè)或門的輸出進(jìn)行可編程“線或”后，再送到輸出邏輯宏單元中的可重構(gòu)觸發(fā)器。輸出宏單元輸出宏單元:輸出邏輯宏單元中有4個(gè)可重構(gòu)觸發(fā)器，由4個(gè)數(shù)據(jù)選擇器MUX分別選擇GLB的4個(gè)輸出O3O0為組合輸出或者寄存器輸出。組合電路可有“與或”和“異或”兩種方式，觸發(fā)器可組態(tài)為D、T 、JK等形式。(3)輸出布線區(qū)輸出布線區(qū)ORP輸出布線區(qū)ORP是介于GLB和輸入輸出單元IOC之間的可編程互連陣列。陣列的輸入是8個(gè)GLB的32個(gè)輸出