數(shù)字邏輯電路第8章可編程邏輯器件

1、8.1 8.1 可編程邏輯器件的基本特點可編程邏輯器件的基本特點1. 數(shù)字集成電路從功能上有分為通用型、專用型兩大類2. PLD的特點：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對器件編程來設(shè)定的集成電路。數(shù)字系統(tǒng)第八章第八章 可編程邏輯器件可編程邏輯器件二、PLD的發(fā)展和分類PROM是最早的PLD1.PLA 可編程邏輯陣列2.PAL 可編程陣列邏輯3.GAL 通用陣列邏輯4.CPLD 復(fù)雜可編程邏輯器件5.FPGA 現(xiàn)場可編程門陣列8.2 8.2 可編程邏輯陣列（可編程邏輯陣列（PLAPLA）電路結(jié)構(gòu)：一個可編程的與邏輯陣列、一個可編程的或邏輯陣列、輸入緩沖電路和輸出緩沖電路。PLDPL

2、D門電路的常用畫法門電路的常用畫法組合邏輯型的組合邏輯型的PLAPLA一個具有3個輸入端、可以產(chǎn)生4個乘積項和3個輸出函數(shù)的PLA結(jié)構(gòu)圖。輸出緩沖電路由一組三態(tài)輸出的緩沖器組成。BCABYBCBAYBABAYNE2100時，沒有存儲單元，用于設(shè)計組合邏輯電路時序邏輯型時序邏輯型PLAPLA電路電路緩沖電路中增加了若干觸發(fā)器將這些觸發(fā)器的狀態(tài)反饋到可編程的與邏輯陣列上8.3 可編程陣列邏輯（PAL）8.3.1 PAL的基本結(jié)構(gòu)形式由可編程的與陣列、固定的或陣列和輸入、輸出緩沖電路組成。)()()(210CDBCABYDCDCBABAYDCBAY專用輸出結(jié)構(gòu)8.3.2 PAL8.3.2 PAL的各

3、種輸出電路結(jié)構(gòu)的各種輸出電路結(jié)構(gòu)1. 可編程輸入輸出結(jié)構(gòu) 可編程輸入輸出結(jié)構(gòu)的輸出電路具有可編程控制的三態(tài)輸出緩沖器G1。用途：組合邏輯電路，用途：組合邏輯電路，有三態(tài)控制可實現(xiàn)總線連接有三態(tài)控制可實現(xiàn)總線連接可將輸出作輸入用可將輸出作輸入用2. 2. 異或輸出結(jié)構(gòu)異或輸出結(jié)構(gòu) 在與或陣列的輸出和三態(tài)輸出緩沖器之間增加一級異或門。在與或陣列的輸出和三態(tài)輸出緩沖器之間增加一級異或門。便于對便于對“與或與或”輸出求反輸出求反用途：產(chǎn)生時序邏輯電路用途：產(chǎn)生時序邏輯電路PAL16R4PAL16R4輸出緩沖電路中含輸出緩沖電路中含有有4 4個觸發(fā)器，且個觸發(fā)器，且觸發(fā)器的狀態(tài)全都觸發(fā)器的狀態(tài)全都反饋到

4、與陣列上。反饋到與陣列上?？梢栽O(shè)計組合和可以設(shè)計組合和時序邏輯電路時序邏輯電路4. 4. 可配置輸出結(jié)構(gòu)可配置輸出結(jié)構(gòu) 輸出電路由一組可編程的輸出邏輯宏單元（輸出電路由一組可編程的輸出邏輯宏單元（output logic output logic macrocellmacrocell，OLMCOLMC）組成。通過對）組成。通過對OLMCOLMC的編程，可以將輸出電的編程，可以將輸出電路的結(jié)構(gòu)設(shè)置成不同的形式。路的結(jié)構(gòu)設(shè)置成不同的形式。PAL22V10D 的OLMC電路結(jié)構(gòu)圖OLMC可設(shè)置成的4種輸出結(jié)構(gòu)8.4 8.4 通用邏輯陣列（通用邏輯陣列（ GALGAL）通用性更強的可編程邏輯器件電路結(jié)

5、構(gòu)形式可編程“與”陣列 + 固定“或”陣列 + 可編程輸出電路OLMCGAL16V8的OLMC數(shù)據(jù)選擇器8.5 8.5 復(fù)雜可編程邏輯器件（復(fù)雜可編程邏輯器件（CPLDCPLD）由若干可編程的通用邏輯模塊（generic logic block，GLB）、可編程的輸入輸出模塊（input/output block，IOB）和可編程的內(nèi)部連線組成。GLBGLB中的宏單元中的宏單元 每個每個GLBGLB中包含中包含8 82020個宏單元，規(guī)模較大的個宏單元，規(guī)模較大的CPLDCPLD中可包含中可包含10001000多個。多個。8.6 8.6 現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGAFPGA）包

6、含若干個可編程邏輯模塊（CLB）、可編程輸入輸出模塊IOB和一整套的可編程內(nèi)部資源。以以XilinxXilinx公司的公司的XC2064XC2064為例為例1. CLB1. CLB包含一個組合邏輯電路、一個包含一個組合邏輯電路、一個D觸發(fā)器和觸發(fā)器和6 6個數(shù)據(jù)選擇器。個數(shù)據(jù)選擇器?？蓸?gòu)成時序電路?？蓸?gòu)成時序電路。2. IOB2. IOB由三態(tài)輸出緩沖器、輸入緩沖器、由三態(tài)輸出緩沖器、輸入緩沖器、D觸發(fā)器和兩個數(shù)據(jù)選觸發(fā)器和兩個數(shù)據(jù)選擇器組成。擇器組成?？梢栽O(shè)置為輸入可以設(shè)置為輸入/ /輸出；輸入時可設(shè)置為同步、異步。輸出；輸入時可設(shè)置為同步、異步。3. 3. 內(nèi)部互連資源內(nèi)部互連資源包含許多

7、水平方向和垂直方向的連線和可編程的開關(guān)矩陣包含許多水平方向和垂直方向的連線和可編程的開關(guān)矩陣SM，以及許多可編程的連接點以及許多可編程的連接點8.7 PLD8.7 PLD的編程及硬件描述語言的編程及硬件描述語言對PLD進行編程就是要設(shè)置其中每個可編程元件的開關(guān)狀態(tài)。早期的PLD均需 離線進行編程操作，使用開發(fā)系統(tǒng)；目前在CPLD中多采用“在系統(tǒng)可編程（ISP）”技術(shù)。 一、開發(fā)系統(tǒng)1.硬件：計算機+編程器2.軟件：開發(fā)環(huán)境（軟件平臺） VHDL, Verilog真值表，方程式，電路邏輯圖（Schematic） 狀態(tài)轉(zhuǎn)換圖（ FSM）二、步驟抽象（系統(tǒng)設(shè)計采用Top-Down的設(shè)計方法）選定PLD選定開發(fā)系統(tǒng)編寫源程序（或輸入文件）調(diào)試，運行仿真，產(chǎn)生下載文件下載測試硬件描述語言（hardware d