第8章-有限狀態(tài)機設(shè)計技術(shù)

1、第第8章章有限狀態(tài)機設(shè)計技術(shù)有限狀態(tài)機設(shè)計技術(shù) n時序電路中任一時刻的輸出，不僅取決時序電路中任一時刻的輸出，不僅取決于當(dāng)時的輸入，還取決于電路原來的狀于當(dāng)時的輸入，還取決于電路原來的狀態(tài)，即與過去的輸入情況有關(guān)。態(tài)，即與過去的輸入情況有關(guān)。存儲電路組合邏輯電路x1xnz1zmq1qjy1yk),(njnnnmmqqqxxxfz 2121),(njnnnkkqqqxxxgy 2121),(21211njnnkjnjqqqyyyhq n 同步時序邏輯電路所有觸發(fā)同步時序邏輯電路所有觸發(fā) 器的狀態(tài)變化都是在同一時器的狀態(tài)變化都是在同一時 鐘信號作用下同時發(fā)生的。鐘信號作用下同時發(fā)生的。8.1 Ve

2、rilog狀態(tài)機的一般形式狀態(tài)機的一般形式 8.1.1 狀態(tài)機的特點與優(yōu)勢狀態(tài)機的特點與優(yōu)勢 （1）高效的順序控制模型。）高效的順序控制模型。（2）容易利用現(xiàn)成的）容易利用現(xiàn)成的EDA工具進行優(yōu)化設(shè)計。工具進行優(yōu)化設(shè)計。（3）系統(tǒng)性能穩(wěn)定。）系統(tǒng)性能穩(wěn)定。（4）設(shè)計實現(xiàn)效率高。）設(shè)計實現(xiàn)效率高。（5）高速性能。）高速性能。（6）高可靠性能。）高可靠性能。8.1 Verilog狀態(tài)機的一般形式狀態(tài)機的一般形式 8.1.2 狀態(tài)機的一般結(jié)構(gòu)狀態(tài)機的一般結(jié)構(gòu) 1. 說明部分說明部分 8.1 Verilog狀態(tài)機的一般形式狀態(tài)機的一般形式 8.1.2 狀態(tài)機的一般結(jié)構(gòu)狀態(tài)機的一般結(jié)構(gòu) 2. 主控時序過

3、程主控時序過程 3. 主控組合過程主控組合過程 8.1 Verilog狀態(tài)機的一般形式狀態(tài)機的一般形式 8.1.2 狀態(tài)機的一般結(jié)構(gòu)狀態(tài)機的一般結(jié)構(gòu) 4. 輔助過程輔助過程 接下頁接下頁8.1 Verilog狀態(tài)機的一般形式狀態(tài)機的一般形式 接上頁接上頁8.1 Verilog狀態(tài)機的一般形式狀態(tài)機的一般形式 8.1.2 狀態(tài)機的一般結(jié)構(gòu)狀態(tài)機的一般結(jié)構(gòu) 4. 輔助過程輔助過程 8.1 Verilog狀態(tài)機的一般形式狀態(tài)機的一般形式 8.1.3 初始控制與表述初始控制與表述 8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計MooreMoore機模型機模型: :狀態(tài)寄存器次態(tài)邏輯輸出邏輯輸出輸入

4、時鐘Mealy機模型：狀態(tài)寄存器次態(tài)邏輯輸出邏輯輸出輸入時鐘這里就是Moore狀態(tài)機和Mealy的不同所在,Mealy機模型的輸出與輸入有關(guān)。Mealy:輸出狀態(tài)不僅與存儲電路的狀態(tài)Q有關(guān)，而且與外部輸入X也有關(guān)。Moore:輸出狀態(tài)僅與存儲電路的狀態(tài)Q有關(guān)，而與輸入X無直接關(guān)系?；蛘邲]有單獨的輸出。8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計 8.2.1 多過程結(jié)構(gòu)型狀態(tài)機多過程結(jié)構(gòu)型狀態(tài)機 8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計 8.2.1 多過程結(jié)構(gòu)型狀態(tài)機多過程結(jié)構(gòu)型狀態(tài)機 8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計 8.2.1 多過程結(jié)構(gòu)型狀態(tài)機多過程結(jié)構(gòu)型

5、狀態(tài)機 8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計 8.2.1 多過程結(jié)構(gòu)型狀態(tài)機多過程結(jié)構(gòu)型狀態(tài)機 接下頁接下頁8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計 8.2.1 多過程結(jié)構(gòu)型狀態(tài)機多過程結(jié)構(gòu)型狀態(tài)機 接上頁接上頁8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計 8.2.1 多過程結(jié)構(gòu)型狀態(tài)機多過程結(jié)構(gòu)型狀態(tài)機 8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計 8.2.1 多過程結(jié)構(gòu)型狀態(tài)機多過程結(jié)構(gòu)型狀態(tài)機 8.2.2 序列檢測器及其狀態(tài)機設(shè)計序列檢測器及其狀態(tài)機設(shè)計 8.2 Moore型狀態(tài)機及其設(shè)計型狀態(tài)機及其設(shè)計 8.2.2 序列檢測器及其狀態(tài)機設(shè)計序列檢測器

6、及其狀態(tài)機設(shè)計 8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 接下頁接下頁8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 接上頁接上頁8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 接下頁接下頁8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 接上頁接上頁8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 8.3 Mealy型狀態(tài)機設(shè)計型狀態(tài)機設(shè)計 8.4 SystemVerilog的枚舉類型應(yīng)用的枚舉類型應(yīng)用 8.5 狀態(tài)機圖形編輯設(shè)計狀態(tài)機圖形編輯設(shè)計 8.5 狀態(tài)機圖形編輯設(shè)計狀態(tài)

7、機圖形編輯設(shè)計 8.5 狀態(tài)機圖形編輯設(shè)計狀態(tài)機圖形編輯設(shè)計 8.5 狀態(tài)機圖形編輯設(shè)計狀態(tài)機圖形編輯設(shè)計 8.5 狀態(tài)機圖形編輯設(shè)計狀態(tài)機圖形編輯設(shè)計 8.5 狀態(tài)機圖形編輯設(shè)計狀態(tài)機圖形編輯設(shè)計 8.5 狀態(tài)機圖形編輯設(shè)計狀態(tài)機圖形編輯設(shè)計 8.5 狀態(tài)機圖形編輯設(shè)計狀態(tài)機圖形編輯設(shè)計 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.1 直接輸出型編碼直接輸出型編碼 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.1 直接輸出型編碼直接輸出型編碼 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.1 直接輸出型編碼直接輸出型編碼 接下頁接下頁8.6 不同編碼類型狀態(tài)機不同編

8、碼類型狀態(tài)機 8.6.1 直接輸出型編碼直接輸出型編碼 接上頁接上頁8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.1 直接輸出型編碼直接輸出型編碼 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.2 用宏定義語句定義狀態(tài)編碼用宏定義語句定義狀態(tài)編碼 接下頁接下頁8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.2 用宏定義語句定義狀態(tài)編碼用宏定義語句定義狀態(tài)編碼 接上頁接上頁8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.2 用宏定義語句定義狀態(tài)編碼用宏定義語句定義狀態(tài)編碼 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.3 宏定義命令語句宏定義命令語句 8.6

9、不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.4 順序編碼順序編碼 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 8.6.5 一位熱碼編碼一位熱碼編碼 8.6.6 狀態(tài)編碼設(shè)置狀態(tài)編碼設(shè)置 1. 用戶自定義方式用戶自定義方式 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 2. 用屬性定義語句設(shè)置用屬性定義語句設(shè)置 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 2. 用屬性定義語句設(shè)置用屬性定義語句設(shè)置 8.6 不同編碼類型狀態(tài)機不同編碼類型狀態(tài)機 3. 直接設(shè)置方法直接設(shè)置方法 8.7 安全狀態(tài)機設(shè)計安全狀態(tài)機設(shè)計 8.7 安全狀態(tài)機設(shè)計安全狀態(tài)機設(shè)計 8.7.1 狀態(tài)導(dǎo)引法狀態(tài)導(dǎo)引法 8.7

10、 安全狀態(tài)機設(shè)計安全狀態(tài)機設(shè)計 8.7.2 狀態(tài)編碼監(jiān)測法狀態(tài)編碼監(jiān)測法 8.7.3 借助借助EDA工具自動生成安全狀態(tài)機工具自動生成安全狀態(tài)機 8.8 硬件數(shù)字技術(shù)排除毛刺硬件數(shù)字技術(shù)排除毛刺 8.8.1 延時方式去毛刺延時方式去毛刺 8.8 硬件數(shù)字技術(shù)排除毛刺硬件數(shù)字技術(shù)排除毛刺 8.8.1 延時方式去毛刺延時方式去毛刺 8.8 硬件數(shù)字技術(shù)排除毛刺硬件數(shù)字技術(shù)排除毛刺 8.8.2 邏輯方式去毛刺邏輯方式去毛刺 8.8 硬件數(shù)字技術(shù)排除毛刺硬件數(shù)字技術(shù)排除毛刺 8.8.2 邏輯方式去毛刺邏輯方式去毛刺 8.8 硬件數(shù)字技術(shù)排除毛刺硬件數(shù)字技術(shù)排除毛刺 8.8.3 定時方式去毛刺定時方式去

11、毛刺 8.8 硬件數(shù)字技術(shù)排除毛刺硬件數(shù)字技術(shù)排除毛刺 8.8.3 定時方式去毛刺定時方式去毛刺 參考書1 Michael D. Ciletti, Verilog HDL高級數(shù)字設(shè)計, 電子工業(yè)出版社, 2010 Advanced Digital Design with Verilog HDL. (第4、5章)2 Verilog HDL數(shù)字設(shè)計與綜合,夏宇聞等譯,電子工業(yè)出版社,20043數(shù)字集成系統(tǒng)的結(jié)構(gòu)化設(shè)計與高層次綜合,清華大學(xué)出版社,2000習(xí)習(xí) 題題實驗與設(shè)計實驗與設(shè)計 8-1 序列檢測器設(shè)計序列檢測器設(shè)計 8-2 ADC采樣控制電路設(shè)計采樣控制電路設(shè)計 實驗與設(shè)計實驗與設(shè)計 8-3

12、 數(shù)據(jù)采集模塊設(shè)計數(shù)據(jù)采集模塊設(shè)計 實驗與設(shè)計實驗與設(shè)計 8-4 五功能智能邏輯筆設(shè)計五功能智能邏輯筆設(shè)計 實驗與設(shè)計實驗與設(shè)計 8-5 比較器加比較器加DAC器件實現(xiàn)器件實現(xiàn)ADC轉(zhuǎn)換功能電路設(shè)計轉(zhuǎn)換功能電路設(shè)計 實驗與設(shè)計實驗與設(shè)計 8-6 通用異步收發(fā)器通用異步收發(fā)器UART設(shè)計設(shè)計 實驗與設(shè)計實驗與設(shè)計 8-6 通用異步收發(fā)器通用異步收發(fā)器UART設(shè)計設(shè)計 實驗與設(shè)計實驗與設(shè)計 8-7 點陣型與字符型液晶顯示器驅(qū)動控制電路設(shè)計點陣型與字符型液晶顯示器驅(qū)動控制電路設(shè)計 8-8 串行串行ADC/DAC控制電路設(shè)計控制電路設(shè)計 8-9 硬件消抖動電路設(shè)計硬件消抖動電路設(shè)計 8-10 數(shù)字彩色液晶顯示控制電路設(shè)計數(shù)字彩色液晶顯示控制電路設(shè)計 實驗與設(shè)計實驗與設(shè)計 8-11 狀態(tài)機控制串狀態(tài)機控制串/并轉(zhuǎn)換并轉(zhuǎn)換8數(shù)碼靜態(tài)顯示數(shù)碼靜態(tài)顯示 實驗與設(shè)計實驗與設(shè)計 8-12 基于基于CPLD的的FPGA