設(shè)計流程初級手冊1

1、DC、Astro設(shè)計流程初級手冊DC、Astro設(shè)計流程初級手冊第一部分邏輯綜合 這一部分主要在目錄syn下進(jìn)行。第一節(jié) 數(shù)據(jù)準(zhǔn)備（此部分已完成，下面的文字僅作說明，無需操作）首先把stand cell、pad和ram的db庫拷貝到syn/library下，把源代碼（.v）拷貝到了syn/source下，把dc的setup文件（.synopsys_dc.setup)拷貝到syn下，把綜合的腳本（包括約束腳本）拷貝到syn/scripts下，并且創(chuàng)建了syn/output和syn/reports準(zhǔn)備接收綜合結(jié)果。第二節(jié) 運行Design Compiler進(jìn)行邏輯綜合進(jìn)入syn目錄，在tcl模式下

2、啟動綜合器：%dc_shell-t調(diào)用tcl腳本進(jìn)行綜合：dc_shell-tsource scripts/run.tcl這一步可以自動完成整個綜合過程。具體細(xì)節(jié)可參見syn/ scripts下的run.tcl和cons.tcl文件。完成以后，可以看到syn/output和syn/reports目錄下有相應(yīng)的文件輸出。退出dc_shell-t。第三節(jié) 數(shù)據(jù)分析綜合過程中在syn/output下產(chǎn)生了4個文件，其中sdf是標(biāo)準(zhǔn)延時文件，用于仿真時的時序反標(biāo)，sdc是標(biāo)準(zhǔn)的約束文件，用于約束后面的布局布線。在syn/reports目錄下產(chǎn)生了時序和面積的報告。從報告文件中可以看出，時間上，最大的s

3、lack為-0.51ns，相對于時鐘周期8ns較小，基本上可以進(jìn)行布局布線?？偯娣e約為0.228um2，且大部分為pad所占。這是我們進(jìn)行下一步布局布線的依據(jù)。說明：1、因為setup timing往往是比較關(guān)鍵的，我們綜合時使用了slow庫作為目標(biāo)庫。2、綜合時，把stand cell（sc）的庫設(shè)為target_library，把sc、io、ram以及sythetic_library通通設(shè)為link_library。3、輸入驅(qū)動和輸出負(fù)載使用pad模型模擬實際的驅(qū)動和負(fù)載。4、input_delay通常設(shè)為時鐘周期的60%左右，output_delay大約設(shè)為時鐘周期的30%。5、把設(shè)計中

4、pad和ram相應(yīng)的cell設(shè)為dont_touch。6、主要是考慮到我們加的約束比較嚴(yán)，因此可以接受-0.51ns的slack作為布局布線的起點。第二部分布局布線這一部分主要在目錄P-R下進(jìn)行。第一節(jié)數(shù)據(jù)準(zhǔn)備（黑體字部分需要操作完成）首先，把stand cell、pad和ram的milkyway庫拷貝到P-R/ref_lib下，把布局布線的腳本拷貝到P-R/script下，把和工藝相關(guān)的文件拷貝到P-R/star_rcxt和P-R/tech下，把層次定義文件拷貝到P-R/map下，并且創(chuàng)建了P-R/design_data和P-R/report兩個空目錄。另外，我們還需要將綜合得到的syn/o

5、utput目錄下的fifo_mapped.v和fifo_mapped.sdc文件拷貝到P-R/design_data目錄下。第二節(jié)布局布線1、創(chuàng)建milkyway設(shè)計庫（參見Astro培訓(xùn)教材lab 5a的task1和task2）1）在P-R目錄下啟動Astro。2）在Astro界面中選擇菜單Tools - Data Prep，此時可以看到Astro菜單欄的條目發(fā)生了變化。3）選擇菜單Library - Create，彈出對話窗口。在Library Name中填入fifo，在Technology File Name中填入tech/umc18_6lm.tf，打開Set Case Sensitiv

6、e選項，點擊”O(jiān)K”。（忽略warning，下同）之后可以發(fā)現(xiàn)多了P-R/fifo目錄，這就是當(dāng)前設(shè)計庫所在目錄。4）Library - Add RefLibrary Name填入fifo，Ref Library Name填入ref_lib/sc，點擊Apply。Ref Library Name填入ref_lib/io，點擊Apply。Ref Library Name填入ref_lib/ram，點擊OK。5）Library - Show RefsLibrary Name填入fifo，點擊OK?？梢钥吹絪c、io和ram的庫已經(jīng)綁定到設(shè)計庫了。6）Netlist In - Verilog InV

7、erilog File Name填入design_data/fifo_mapped.vLibrary Name填入fifoNet Name for 1b0填入GNDNet Name for 1b1填入VDD點擊OK這一步將fifo綜合得到的門級網(wǎng)單綁定到設(shè)計庫中。7）Netlist In - ExpandLibrary Name填入fifoUnexpanded Cell Name填入fifo_with_pads.NETLExpanded Cell Name填入fifo_with_pads.EXP點擊Global Net Options按鈕，彈開新的對話窗口Net Name和Port Name都

8、填入GND，點擊Apply，可以看到Number Defined由0變?yōu)?Net Name和Port Name都填入VDD，點擊Apply，可以看到Number Defined由1變?yōu)?點擊Hide關(guān)閉子窗口，回到原來的對話窗口，點擊OK等效地，也可以在Astro命令輸入欄中直接輸入命令load “script/1_data_prep.cmd”完成整個操作過程至此，整個設(shè)計庫創(chuàng)建完畢?？梢赃M(jìn)入P-R/fifo中觀察所得結(jié)果。2、創(chuàng)建設(shè)計單元（參見Astro培訓(xùn)教材lab 5a的task3、task4和task5）1）Tools - Astro，回到普通工作模式下。2）Library - Ope

9、nLibrary Name填入fifo，點擊OK3）Cell - CreateCell Name填入fifo_with_pads，點擊OK4）Design Setup - Netlist: Bind NetlistNet Cell填入fifo_with_pads.EXP，點擊OK5）Cell - Hierarchy Preservation: Initialize Hierarchy InformationFlattened Cell Name填入fifo_with_pads.CELHierarchical Net Cell Name填入fifo_with_pads.NETL點擊OK6）Cel

10、l - Hierarchy Preservation: Mark Module Instances PreserveFlattened Cell Name填入fifo_with_pads.CEL，點擊OK7）Cell - Save AsCell Name填入2_design_setup，點擊OK等效地，也可以在Astro命令輸入欄中直接輸入命令load “script/2_design_setup.cmd”完成整個操作過程至此，整個設(shè)計單元創(chuàng)建完畢。進(jìn)入P-R/fifo/CEL目錄中可以看到里面有design_setup單元。3、初始化布局（參見Astro培訓(xùn)教材lab 6a的task1、2、

11、3、4）從綜合的結(jié)果看，本設(shè)計屬于pad-limited類型，即芯片面積主要由pad決定。我們做布局規(guī)劃的時候主要考慮pad的擺放。源設(shè)計中總共有14個pad，分4邊擺放，每邊最多4個。此外，每邊還要另加兩個電源pad（分別給pad和core供電，即后邊即將提到的PVDDR和PVDDC）和兩個地pad（PVSSR和PVSSC）。因此，每邊最多8個pad，外加2個corner pad。每個pad的尺寸是194.90 um60.12um，每個corner pad的尺寸是194.90 um194.90 um，擺放時給pad和pad之間留大約20um的間距，則由此可得每邊的長度大約為608209200

12、21060um。Pad環(huán)往內(nèi)每邊再留100um布電源環(huán)，則最終可得core的尺寸為460um460um。1）導(dǎo)入pad信息Design Setup - TDF: Load TDFTDF File Name填入script/io.tdf，點擊OK2）初始化布局Design Setup - Floorplan: Set Up Floorplan打開width & height 選項Row/Core Ratio填入0.7 （標(biāo)準(zhǔn)單元所占面積不大，可以適當(dāng)降低core的利用率）Core Width填入460Core Height填入460打開Double Back和Flip first row選項Co

13、re To Left填入100Core To Bottom填入100Core To Right填入100Core To Top填入100點擊OK此時刷新cell窗口，可以得到下圖所示的布局：3）填充pad fillerPostPlace - Filler Cell: Add Pad Fillers，彈出對話框在Astro命令欄里輸入load script/set_pad_fillers.cmd回到對話框，點擊OK4）把ram擺放到core的左下角在Astro命令欄里輸入load script/place_macros.cmd刷新窗口，得到下圖。5）保存設(shè)計為3_initialized_floo

14、rplan上述過程可直接利用Astro命令load “script/3_floorplan_initial.cmd”一步完成。4、電源規(guī)劃（參見Astro培訓(xùn)教材lab 6a的task5、6、7）1）創(chuàng)建電源環(huán)（先電源環(huán)后地環(huán)，注意有別于Astro實驗）PreRoute - Rectangular Rings點擊Default打開Around右邊的Core選項Net Name(s)填入VDDL-Width、R-Width、B-Width、T-Width均填入20L-Layer、R-Layer設(shè)為48（met2）B-Layer、T-Layer設(shè)為46（met1）Left、Right、Bottom

15、、Top均填入20全部設(shè)置如下圖所示點擊ApplyNet Name(s)改為GNDLeft、Right、Bottom、Top均改為10點擊OK至此電源和地的金屬環(huán)創(chuàng)建完畢，形如下圖：2）創(chuàng)建電源帶（strap）PreRoute - Straps點擊Default選擇Vertical，Start X填入520Net Name(s)填入VDD, GND（以逗號隔開）Width填入10Layer設(shè)為48打開Step & Stop選項Step填入120Stop填入640Pitch within Group填入15點擊Apply選擇Horizontal，Start Y填入410Step改為110Stop

16、改為630Layer改為46點擊Apply選擇Vertical，Start X填入410Step改為0Stop改為410Layer改為48點擊OK上述過程中版圖的變化如下： 3）在所有stand cell、ram和pad之間建立電源、地的邏輯連接PreRoute - Connect Ports to P/G點擊DefaultNet Name、Port Pattern均填入VDD打開Cell Types中Pad選項打開Update Tie Up/Down選項點擊Apply，彈出一個小窗口，點擊OK可以看到Astro提示：Connected 81 ports to net (VDD) throug

17、h pattern VDD點擊Apply，彈出一個小窗口，點擊OKNet Name、Port Pattern均改為GNDNet Type選擇Ground點擊Apply，彈出一個小窗口，點擊OK可以看到Astro提示：Connected 81 ports to net (GND) through pattern GND.點擊Cancel退出對話窗口4）在pad、ram的電源地引腳（pin）和電源網(wǎng)絡(luò)（ring和strap）之間建立物理連接PreRoute - Macros/Pads點擊Default，點擊OK這個過程可能會花2、3分鐘，中間的warning可以忽略。從版圖上可以看到，所有的核電源

18、pad（PVDDC、PVSSC）和ram都已經(jīng)連接到電源網(wǎng)絡(luò)上了。5）檢查電源連接PreRoute - Verify P/G Connectivity點擊DefaultStd Cell Pin Connect選擇Ignore點擊OK隨后可以看到Asrto的檢查報告。沒有任何錯誤，可以繼續(xù)下一步。6）定義軟阻礙（soft blockage），為標(biāo)準(zhǔn)單元的自動擺放做準(zhǔn)備在Astro命令欄里輸入load script/define_soft_blockages.cmd至此，可得如下版圖：7）保存設(shè)計為4_power_planed上述過程可以通過執(zhí)行Astro腳本4_powerplan.cmd一步完成

19、。5、時序約束設(shè)置（參見Astro培訓(xùn)教材lab2）1）加載tlu+延時模型Tools - Data Prep，進(jìn)入數(shù)據(jù)準(zhǔn)備界面Tech File - ITF to TLU+，進(jìn)行如下配置：點擊Sanity Check，提示warning，沒有error，跳過。點擊OK。2）加載設(shè)計約束Tools - Asrto，重新回到普通界面在Astro命令欄中輸入：ataRemoveTC清除已有的全部時序約束。Timing - Constrains: Load SDCSDC File Name填入design_data/fifo_mapped.sdc點擊OK，提示SDC加載成功。3）配置延時估算選項Ti

20、ming - AstroTime: Timing Setup選擇Model卡片Operating Cond選擇NomDelay Model選擇elmore點擊Apply選擇Parasitics卡片Operating Cond選擇NomCapacitance Model選擇TLU+點擊Apply選擇Environment卡片打開Enable Multi-Clocks Per Reg、Ignore Propagated Clock、Enable Ideal Network Delay和Include Non Propagated Nets項關(guān)閉Ignore Clock Uncertainty項點擊

21、Apply點擊Hide4）產(chǎn)生時序報告在Astro命令欄里輸入：ataReportSummary或者astCheckDesign前者會把時序信息報告在Astro的信息欄里，后者可以產(chǎn)生更詳細(xì)的時序報告，但需要在彈出的對話輸入文件名，把報告重定位到指定的文件里。從時序報告中可以看到，setup slack只有-0.001，并且只有一個；hold slack為正。注意：目前umc只提供Nominal的TLU+模型，沒有Max和Min模型，所以這里的時序估算和我們綜合時有較大的出入，推薦使用PrimeTime進(jìn)行時序估算。5）保存設(shè)計為5_floorplanned_tluplus上述過程可以通過As

22、tro腳本5_timing_setup.cmd一步完成。6、標(biāo)準(zhǔn)單元自動擺放（參見Astro培訓(xùn)教材lab3）1）使用congestiontiming-driven自動擺放模式InPlace - Placement Common Options點擊Default打開Optimization Mode下面的Timing選項點擊OK2）設(shè)置預(yù)擺放選項Preplace - Pre-Placement Optimization點擊Default打開Remove Buffers選項點擊OK這時如果再用ataReportSummary命令報告延時的話，可以發(fā)現(xiàn)負(fù)的slack已經(jīng)沒有了。3）自動擺放標(biāo)準(zhǔn)單元

23、InPlace - AstroPlace: Design Placement點擊Default打開In-Placement Optimization選項點擊OK標(biāo)準(zhǔn)單元擺放完畢以后的版圖如下所示：圖中左側(cè)和下側(cè)的線條表示標(biāo)準(zhǔn)單元的密集程度，越粗的地方越密集。這時可以再做一下時序報告，看看滿不滿足要求。4）在標(biāo)準(zhǔn)單元的電源地引腳（pin）和電源網(wǎng)絡(luò)（ring和strap）之間建立物理連接PreRoute - Standard Cells點擊Default，點擊OK從下面的版圖上可以看到，所有標(biāo)準(zhǔn)單元的電源都已經(jīng)連接到電源網(wǎng)絡(luò)上了。5）保存設(shè)計為6_placed此部分的腳本為6_Place.cmd

24、。7、擺放后優(yōu)化（參見Astro培訓(xùn)教材lab3）這一步主要是針對擺放后timing和congestion仍然不滿足要求的設(shè)計進(jìn)行的，對本設(shè)計來說其實并沒有必要。但為了使流程更加完整，我們?nèi)匀蛔鲞M(jìn)一步的優(yōu)化。1）搜索并改進(jìn)InPlace - AstroPlace: Search and Refine點擊Default點擊OK這時可以查看一下timing和congestion，基本上沒有改進(jìn)。把設(shè)計單元保存為7_1_PPSR。2）后布局第1階段優(yōu)化PostPlace - Optimization: Post-Place Optimization Phase 1點擊Default打開Use Glo

25、bal Routing選項點擊OK這時的timing和congestion依然沒有任何改進(jìn)。把設(shè)計單元保存為7_2_PPO1。這一部分的等效腳本為7_SR_PPO1.cmd。8、時鐘樹綜合（參見Astro培訓(xùn)教材lab4）1）使用默認(rèn)綜合選項Clock - Clock Common Options點擊Default，點擊OK2）時鐘樹綜合Clock - Clock Tree Synthesis: Clock Tree Synthesis點擊Default，點擊OK3）分析時鐘偏差Clock - Reports: Skew Analysis點擊DefaultClock Names填入clkOut

26、put To選擇File，并在File Name填入report/CTS_skew.rpt點擊OK打開report/CTS_skew.rpt文件，可以發(fā)現(xiàn)無論是時鐘樹的最長路徑延時還是延時偏差都很小。4）查看整體延時信息時鐘樹已經(jīng)綜合出來了，所以必須改變延時檢查選項以采用真實的時鐘樹延時模型。Timing - AstroTime: Timing Setup選擇Environment卡片打開Enable Multi-Clocks Per Reg、Ignore Clock Uncertainty、Enable Recovery/Removal Arcs和Enable Gated Clock Che

27、cks項關(guān)閉Ignore Propagated Clock和Enable Ideal Network Delay項點擊Apply點擊Hide在Astro命令欄里輸入ataReportSummary產(chǎn)生延時報告。從報告中可以看出，建立和保持的slack都比前面有了較大的改善，這主要是因為實際的時鐘樹延時和延時偏差數(shù)值比我們在約束文件中定義的數(shù)值小了很多。保存設(shè)計單元為8_1_CTS。5）后布局第2階段優(yōu)化PostPlace - Optimization: Post Place Optimization點擊Default打開Remove Buffers選項點擊OK可以看到congestion和ti

28、ming其實都沒什么改進(jìn)。保存設(shè)計單元為8_2_PPO2。這一部分的等效腳本為8_CTS.cmd。9、布線1）設(shè)置自動布線選項Route Setup - Route Common Options點擊DefaultGlobal Routing和Track Assign下均選擇Timing Driven點擊OK2）布時鐘線Route - Route Net Group點擊DefaultNet Name(s) From下選擇All clock nets點擊OK完成以后，對版圖的某些局部放大，可以看到時鐘線已經(jīng)連好了。注意：這一步最好能夠使最后報告的Violation為0。3）全局布線Route - Global Route: Global Route點擊Default，點擊OK4）全局布線優(yōu)化在Astro命令欄里輸入astPostRouteOpt在