第七章：組合邏輯電路.

1、電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路電電路路與與 電電 子子 技技 術(shù)術(shù) 主要內(nèi)容：主要內(nèi)容：組合邏輯電路分析組合邏輯電路分析常用集成組合邏輯電路常用集成組合邏輯電路組合電路中的競爭冒險組合電路中的競爭冒險第三篇第三篇 數(shù)字電子技術(shù)數(shù)字電子技術(shù)電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路邏輯電路邏輯電路組合邏輯電路組合邏輯電路時序邏輯電路時序邏輯電路現(xiàn)時的輸出僅取現(xiàn)時的輸出僅取決于現(xiàn)時的輸入決于現(xiàn)時的輸入除與現(xiàn)時輸入有除與現(xiàn)時輸入有關(guān)外還與原狀態(tài)關(guān)外還與原狀態(tài) 有關(guān)有關(guān)第一節(jié)第一節(jié) 組合邏輯電路概述組合邏輯電路概述電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章

2、 組合邏輯電路一、組合邏輯電路的特點一、組合邏輯電路的特點: : 電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。 組合電路就是由門電路組合而成，電路中沒有記組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。憶單元，沒有反饋通路。每一個輸出變量是全部每一個輸出變量是全部或部分輸入變量的函數(shù)：或部分輸入變量的函數(shù)：L1 1= =f1 1（A1 1、A2 2、Ai）L2 2= =f2 2（A1 1、A2 2、Ai） Lj= =fj（A1 1、A2 2、Ai） 組合組合邏輯邏輯電路電路

3、A1A2AiL1L2Lj第一節(jié)第一節(jié) 組合邏輯電路概述組合邏輯電路概述電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路二、二、組合電路的基本分析方法組合電路的基本分析方法1、分析步驟分析步驟邏輯圖邏輯圖邏輯表達式邏輯表達式化簡化簡真值表真值表說明功能說明功能2、分析目的、分析目的(1) 確定輸入變量不同取值時功能是否滿足要求；確定輸入變量不同取值時功能是否滿足要求；(3) 得到輸出函數(shù)的標準與或表達式，以便用得到輸出函數(shù)的標準與或表達式，以便用 MSI、 LSI 實現(xiàn)；實現(xiàn)；(4) 得到其功能的邏輯描述，以便用于包括該電路的得到其功能的邏輯描述，以便用于包括該電路的 系統(tǒng)分析。系統(tǒng)分

4、析。(2) 變換電路的結(jié)構(gòu)形式變換電路的結(jié)構(gòu)形式( (如：如：與或與或 與非與非-與非與非)；電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路3、分析舉例分析舉例 例例 分析圖中所示電路的邏輯功能分析圖中所示電路的邏輯功能CABCBABCAABCY CBAABC CBAABC 表達式表達式真值表真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能功能判斷輸入信號極性是否相同的電路判斷輸入信號極性是否相同的電路 符合電路符合電路YABC&1 解解 電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯

5、電路 例例 寫出圖中所示電路的邏輯表達式，說明其功能寫出圖中所示電路的邏輯表達式，說明其功能ABY1111 解解 1. 逐級寫出輸出邏輯表達式逐級寫出輸出邏輯表達式BA BAA BAB BABBAAY 2. 化簡化簡)(BABBAAY BAAB 3. 列真值表列真值表BA Y0 00 11 01 110014. 功能功能 輸入信號相同時輸入信號相同時輸出為輸出為1，否則為，否則為0 同或同或。電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路三、三、組合電路的基本設(shè)計方法組合電路的基本設(shè)計方法1、設(shè)計步驟設(shè)計步驟邏輯抽象邏輯抽象列真值表列真值表寫表達式寫表達式化簡或變換化簡或變換畫邏輯

6、圖畫邏輯圖邏輯抽象：邏輯抽象：（1）根據(jù)）根據(jù)因果關(guān)系因果關(guān)系確定輸入、輸出變量確定輸入、輸出變量（2）狀態(tài)賦值狀態(tài)賦值 用用 0 和和 1 表示信號的不同狀態(tài)表示信號的不同狀態(tài)（3）根據(jù)功能要求列出）根據(jù)功能要求列出真值表真值表 根據(jù)所用元器件根據(jù)所用元器件( (分立元件分立元件 或或 集成芯片集成芯片) )的情況的情況將函數(shù)式進行化簡或變換。將函數(shù)式進行化簡或變換?；喕蜃儞Q：化簡或變換：電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路（1）設(shè)定變量：）設(shè)定變量：*設(shè)計舉例設(shè)計舉例 例例 設(shè)計一個表決電路，要求輸出信號的電平設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多

7、數(shù)電平一致。與三個輸入信號中的多數(shù)電平一致。 解解 輸入輸入 A、B、C ， 輸出輸出 Y（2）狀態(tài)賦值：）狀態(tài)賦值：A、B、C = 0 表示表示 輸入信號為低電平輸入信號為低電平Y(jié) = 0 表示表示 輸入信號中多數(shù)為低電平輸入信號中多數(shù)為低電平1. 邏輯抽象邏輯抽象A、B、C = 1 表示表示 輸入信號為高電平輸入信號為高電平Y(jié) = 1 表示表示 輸入信號中多數(shù)為高電平輸入信號中多數(shù)為高電平電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路2. 列真值表列真值表ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000101113. 寫輸出表達式并

8、化簡寫輸出表達式并化簡ABCCABCBABCAY 最簡與或式最簡與或式最簡與非最簡與非-與非式與非式ABACBCY ABACBC CABCBABC ABACBC 電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路4. 畫邏輯圖畫邏輯圖 用與門和或門實現(xiàn)用與門和或門實現(xiàn)ABACBCY ABYC&ABBC1&AC 用與非門實現(xiàn)用與非門實現(xiàn) ABACBCY &電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路 例例 設(shè)計一個舉重裁判電路。在一名主裁判設(shè)計一個舉重裁判電路。在一名主裁判(A) 和和兩名副裁判兩名副裁判 (B、C) 中，必須有兩人以上中，必須有兩人

9、以上( (必有主裁必有主裁判判) )認定運動員的動作合格，試舉才算成功。認定運動員的動作合格，試舉才算成功。ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100000111 解解 1. 邏輯抽象邏輯抽象輸入變量：輸入變量：1 同意同意0 不同意不同意輸出變量：輸出變量：A（主主）B（副副）C（副副）Y（是否合格是否合格）1 是是0 否否2. 列真值表列真值表電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路3.3.寫函數(shù)式并化簡寫函數(shù)式并化簡ABCCABCBAY 卡諾圖化簡卡諾圖化簡ABC010001 11 1011010000ACABY ABY

10、&C&14. 畫邏輯圖畫邏輯圖電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路 例例 設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。 解解 1. 邏輯抽象邏輯抽象輸入變量：輸入變量：1 - 亮亮0 - 滅滅輸出變量：輸出變量：R（紅紅）Y（黃黃）G（綠綠）Z（有無故障有無故障）1 - 有有0 - 無無列真值表列真值表R Y GZ0 0 00 0 10 1 00

11、1 11 0 01 0 11 1 01 1 1100101112. 卡諾圖化簡卡諾圖化簡RYG0100 01 11 1011111YGRGRYGYRZ 電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路YGRGRYGYRZ 3. 畫邏輯圖畫邏輯圖&1111RGYZ電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路第二節(jié)第二節(jié) 常用的組合邏輯電路常用的組合邏輯電路7.2.1 編碼器編碼器（Encoder）編碼：編碼： 用文字、符號或者數(shù)字表示特定對象的過程用文字、符號或者數(shù)字表示特定對象的過程（用二進制代碼表示不同事物）（用二進制代碼表示不同事物）二進制編碼器二進制編碼器

12、二二十進制編碼器十進制編碼器分類：分類：普通編碼器普通編碼器優(yōu)先編碼器優(yōu)先編碼器2nn104或或Y1I1Y2YmI2In代代碼碼輸輸出出信信息息輸輸入入編編 碼碼 器器 框框 圖圖電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路2n m7種情況需幾位二種情況需幾位二進制碼表示？進制碼表示？9種種呢？呢？電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路一、二進制編碼器一、二進制編碼器用用 n 位二進制代碼對位二進制代碼對 N = 2n 個信號進行編碼的電路個信號進行編碼的電路1. 3 位二進制編碼器位二進制編碼器(8 線線- 3 線線)編碼表編碼表函函數(shù)數(shù)式式Y(jié)2 = I4

13、+ I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7輸輸入入輸輸出出 I0 I7 是一組互相排斥的輸入變量，是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信任何時刻只能有一個端輸入有效信號。所以真值表只有八種組合。號。所以真值表只有八種組合。輸輸 入入輸輸 出出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I73 位位二進制二進制編碼器編碼器I0I1I6I7Y2Y1Y0I2I4I5I3電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路函數(shù)式函

14、數(shù)式邏輯圖邏輯圖 用用或門或門實現(xiàn)實現(xiàn) 用用與非門與非門實現(xiàn)實現(xiàn)76542IIIIY 76321IIIIY 75310IIIIY 7654IIII 7632IIII 7531IIII Y2 Y1 Y0111I7 I6 I5 I4 I3I2 I1I0 &Y2 Y1 Y04567IIII23II01II注意：注意：I0的編碼為隱含，即的編碼為隱含，即I1I7均為無效時，均為無效時， 編碼器的輸出就是編碼器的輸出就是I0的輸出。的輸出。電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路優(yōu)先編碼：優(yōu)先編碼：允許幾個信號同時輸入，但只對優(yōu)先級別最高允許幾個信號同時輸入，但只對優(yōu)先級別最高

15、的進行編碼。的進行編碼。優(yōu)先順序：優(yōu)先順序：I7 I0編碼表編碼表輸輸 入入輸輸 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0函數(shù)式函數(shù)式二、二、3 位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器45672IIIIY 245345671 IIIIIIIIY 12463465670 IIIIIIIIIIY 電電路路與與 電電 子子 技技 術(shù)術(shù)

16、第7章 組合邏輯電路輸入輸入輸出輸出為原為原變量變量邏邏輯輯圖圖輸輸入入輸輸出出為為低低電電平平有有效效Y2Y1Y0111&1111111111117I6I5I4I3I2I1I0I1112Y1Y0YI7I6I5I4I3I2I1I0電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路三、三、 集成集成 8 線線 3 線優(yōu)先編碼器線優(yōu)先編碼器 - 74LS148引腳排列圖引腳排列圖功能示意圖功能示意圖輸入選通控制端輸入選通控制端1 SY 允許允許編碼輸出編碼輸出 0EXY輸出輸出有效有效編碼編碼VCC 地地1324567816 15 14 13 12 11 10974LS148I0

17、I1 I3 I2 I4 I5 I6 Y0 Y1 Y2 STYEX YS I7 74LS148I0 I1 I2 I3 I4 I5 I6 ST I7 Y1 Y2 Y0 YS YEX = 0ST芯片芯片允許允許編碼編碼輸出標志位輸出標志位注意：注意：YS和和ST相相配合可以實現(xiàn)多片配合可以實現(xiàn)多片編碼器的級聯(lián)。編碼器的級聯(lián)。電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1

18、1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路三位優(yōu)先編碼器的級聯(lián)三位優(yōu)先編碼器的級聯(lián) (兩片兩片8 線線 3 線線16線線- 4線線)I0I7I8I15Y0 Y1 Y2 Y3 74L

19、S148I7 I6 I5 I4 I3 I2 I1 Y2 Y1 Y0 YS YEX ST高位高位I0 0 174LS148I7 I6 I5 I4 I3 I2 I1 Y2 Y1 Y0 YS YEX ST低位低位I0 YEX &0工作工作禁止禁止 1 1 1 1 1 10禁止禁止工作工作 0 1 1 1 1該電路輸入低電平有效，輸出高電平有效該電路輸入低電平有效，輸出高電平有效(即原碼輸出）即原碼輸出）電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路7.2.2 譯碼器譯碼器（Decoder）編碼的逆過程，將二進制代碼翻譯為原來的含義。編碼的逆過程，將二進制代碼翻譯為原來的含義。即將

20、每一組輸入的二進制代碼譯成相應(yīng)特定的輸出高、即將每一組輸入的二進制代碼譯成相應(yīng)特定的輸出高、低電平信號。低電平信號。一、二進制譯碼器一、二進制譯碼器 (Binary Decoder) 輸入輸入 n 位二位二進制代碼進制代碼如：如： 2 線線 4 線譯碼器線譯碼器 3 線線 8 線譯碼器線譯碼器4 線線 16 線譯碼器線譯碼器A0Y0A1An-1Y1Ym-1二進制二進制譯碼器譯碼器輸出輸出 m 個個信號信號 m = 2n電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路1、3位二進制譯碼器位二進制譯碼器 ( 3 線線 8 線線)真值表真值表函數(shù)式函數(shù)式0127AAAY 0120AAAY

21、0121AAAY 0122AAAY 0123AAAY 0124AAAY 0125AAAY 0126AAAY A0Y0A1A2Y1Y73 位位二進制二進制譯碼器譯碼器012 AAA01234567 YYYYYYYY0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏

22、輯電路3 線線 - 8 線譯碼器邏輯圖線譯碼器邏輯圖000 輸出低電平有效輸出低電平有效工作原理：工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A000111110111010101111110111110111110011111011101111111101101101111111101111111電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路2、集成、集成 3 線線 8 線譯碼器線譯碼器 - 74LS138引腳排列圖引腳排列圖功能示意圖功能示意

23、圖321 SSS、輸入選通控制端輸入選通控制端1S 0321 SS或或芯片芯片禁止禁止工作工作0 1321 SSS且且芯片芯片正常正常工作工作VCC 地地1324567816 15 14 13 12 11 10974LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路3、二進制譯碼器的級聯(lián)、二進制譯碼器的級聯(lián)兩

24、片兩片3 線線 8 線線4 線線-16 線線Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位低位Y7 10工作工作禁止禁止有輸出有輸出無輸出無輸出 1禁止禁止工作工作無輸出無輸出有輸出有輸出0 78 15電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路功能特點：功能特點： 輸出端提供全部最小項輸出端提供全部最小項電路特點：電路特點： 與門與門( (原變量輸出原變量輸出) )與非門

25、與非門( (反變量輸出反變量輸出) )4、二進制譯碼器的主要特點、二進制譯碼器的主要特點（1）實現(xiàn)邏輯函數(shù)）實現(xiàn)邏輯函數(shù)5、二進制譯碼器的應(yīng)用、二進制譯碼器的應(yīng)用（2）作數(shù)據(jù)分配器）作數(shù)據(jù)分配器（3）實現(xiàn)功能擴展）實現(xiàn)功能擴展電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路ABCCBACBACBAfABCCBACBACBAf7120YYYY邏輯圖邏輯圖電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路半導體顯示半導體顯示(LED)液晶顯示液晶顯示(LCD)共陽極共陽極每字段是一只每字段是一只發(fā)光二極管發(fā)光二極管二、顯示譯碼器二、顯示譯碼器數(shù)碼顯示器數(shù)碼顯示器aebcfgdab

26、cdefgR+ 5 VYaA3A2A1A0+VCC+VCC顯示顯示譯碼器譯碼器共陽共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低電平低電平驅(qū)動驅(qū)動011100011111000000000010010000100（1）半導體顯示）半導體顯示(LED)驅(qū)動共陽極數(shù)碼管的電路驅(qū)動共陽極數(shù)碼管的電路 輸出輸出低電平低電平有效有效: 74LS247電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路共陰極共陰極abcdefgR+5 VYaA3A2A1A0+V

27、CC顯示顯示譯碼器譯碼器共陰共陰YbYcYdYeYfYg 高電平高電平驅(qū)動驅(qū)動00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd驅(qū)動共陰極數(shù)碼管的電路驅(qū)動共陰極數(shù)碼管的電路 輸出輸出高電平高電平有效有效相應(yīng)的芯片相應(yīng)的芯片: 74LS48、14513電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路 七段顯示譯碼器七段顯示譯碼器74LS24774LS247的功能表的功能表全滅全滅全滅全滅全亮全亮0 0 0

28、 0 0 0 11 0 0 1 1 1 1 0 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 01 1 0 0 0 0 00 0 0 1 1 1 1 0 0 0 0 0 0 00 0 0 1 1 0 01 1 1 0 0 1 01 0 0 0 1 1 01 0 1 1 1 0 00 1 1 0 1 0 0 1 1 1 0 0 0 01 1 1 1 1 1 11 1 1 1 1 1 11 1 1 1 1 1 10 0 0 0 0 0 0a b c d e f g輸輸 出出1111111111111111001BI/RBO10 RBI 顯示顯示字

29、形字形輸輸 入入0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 0 0 0 0 A3 A2 A1 A0LT111111111111111110電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路 全加器全加器（Full Adder）兩個兩個 1 位二進制數(shù)相加，考慮低位進位。位二進制數(shù)相加，考慮低位進位。 Ai + Bi + Ci -1 ( 低位進位低位進位 ) = Si ( 和和 ) Ci ( 向高位進位向高位

30、進位 )1 0 1 1 - A 1 1 1 0- B+- 低位進位低位進位100101111真真值值表表1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 1111 iiiiiiiiiiiiiCBACBACBACBAC標準標準與或式與或式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1- S高位進位高位進位07.2.3 加法器加法器電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路卡諾圖卡諾圖全加器全加器（Full Adder）ABC010

31、0 01 11 101111SiABC0100 01 11 101111Ci圈圈 “ 0 ”1111 iiiiiiiiiiiiiCBACBACBACBAS11 iiiiiiiCBCABAC1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 11 iiiiiiiCBCABAC最簡與或式最簡與或式圈圈 “ 1 ”電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路邏輯圖邏輯圖(a) 用用與門與門、或門或門和和非門非門實現(xiàn)實現(xiàn)曾用符號曾用符號國標符號國標符號COCISiAiBiCi-1CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-11電電路路與與

32、電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路3. 集成全加器集成全加器TTL：74LS183CMOS：C661雙全加器雙全加器1 2 3 4 5 6 714 13 12 11 10 9 8VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地地1Ci1COn+1 電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路二、加法器二、加法器（Adder）實現(xiàn)多位二進制數(shù)相加的電路實現(xiàn)多位二進制數(shù)

33、相加的電路1. 4 位串行進位加法器位串行進位加法器特點：特點：電路簡單，連接方便電路簡單，連接方便速度低速度低 = 4 tpdtpd 1位全加器的平均位全加器的平均 傳輸延遲時間傳輸延遲時間 01230123BBBBBAAAAA C0S0B0A0C0-1COS SCIC1S1B1A1COS SCIC2S2B2A2COS SCIC3S3B3A3COS SCI電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路7.2.4 數(shù)值比較器數(shù)值比較器（Digital Comparator）一、一、1 位數(shù)值比較器位數(shù)值比較器0 00 11 01 10 1 00 0 11 0 00 1 0真真值值表

34、表函數(shù)式函數(shù)式邏輯圖邏輯圖 用用與非門與非門和和非門非門實現(xiàn)實現(xiàn)Ai Bi Li Gi MiLi( A B )Gi( A = B )Mi( A BL = 1A = BM = 1A 100= 100= 100=100=010 001= 001= 001=001B = B3B2B1B0LGM4 4位數(shù)值比較器位數(shù)值比較器A3 B3 A2 B2 A1 B1 A0 B0電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路 4 位集成數(shù)值比較器的真值表位集成數(shù)值比較器的真值表級聯(lián)輸入：級聯(lián)輸入：供擴展使用，一般接低位芯片的比較輸出，即供擴展使用，一般接低位芯片的比較輸出，即 接低位芯片的接低位芯片

35、的 FA B 。=A3B3比比 較較 輸輸 入入 A2B2 = A1B1 = A0B0001001001 100100100 001 010010100 100 100 FA BFA = BFA BA=BAB輸輸 出出級級 聯(lián)聯(lián) 輸輸 入入= 001 001 電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路擴展：擴展：級級聯(lián)聯(lián)輸輸入入 集成數(shù)值比較器集成數(shù)值比較器 74LS85 (TTL) 兩片兩片 4 位位數(shù)值比較器數(shù)值比較器74LS85 AB74LS85 ABVCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB地地1 2 3 4 5 6 7 816

36、 15 14 13 12 11 10 97485 74LS851 8 位位數(shù)值比較器數(shù)值比較器低位比較結(jié)果低位比較結(jié)果高位比較結(jié)果高位比較結(jié)果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 比較輸出比較輸出電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路數(shù)數(shù)據(jù)據(jù)傳傳輸輸方方式式0110發(fā)送發(fā)送0110并行傳送并行傳送0110串行傳送串行傳送并并- -串轉(zhuǎn)換：串轉(zhuǎn)換：數(shù)據(jù)選擇器數(shù)據(jù)選擇器串串- -并轉(zhuǎn)換：并轉(zhuǎn)換：數(shù)據(jù)分配器數(shù)據(jù)分配器數(shù)據(jù)選擇器數(shù)據(jù)選擇器多路選擇器（多路開關(guān)）多路選擇器（多路開關(guān)）接收接收0110 在發(fā)送端

37、和接收端不需要在發(fā)送端和接收端不需要數(shù)據(jù)數(shù)據(jù) 并并-串串 或或 串串-并并 轉(zhuǎn)換裝置，轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線，當?shù)课粩?shù)據(jù)各占一條傳輸線，當傳送數(shù)據(jù)位數(shù)增多時，成本較高，傳送數(shù)據(jù)位數(shù)增多時，成本較高，且很難實現(xiàn)。且很難實現(xiàn)。電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路7.2.5 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 ( Multiplexer ) 簡稱簡稱 MUX 在在多路多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路任意一路挑選出來作為輸出的電路。挑選出來作為輸出的電路。一、一、4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸輸入入數(shù)數(shù)據(jù)據(jù)輸輸出出數(shù)數(shù)據(jù)據(jù)選擇

38、控制信號選擇控制信號A0Y4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器D0D3D1D2A11. 工作原理工作原理0 0 0 1 1 0 1 1 D0D1D2D3D0 0 0D0D A1 A0 2. 真值表真值表D1 0 1D2 1 0D3 1 1Y D1D2D33. 函數(shù)式函數(shù)式 013012011010AADAADAADAADY 電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路一、一、4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器3. 函數(shù)式函數(shù)式013012011010AADAADAADAADY 4. 邏輯圖邏輯圖33221100 DmDmDmDm 1&11YA11A0D0D1D2D30 0 0 1

39、 1 0 1 1 = D0= D1= D2= D3二、二、8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器函數(shù)表達式函數(shù)表達式?思考思考02101210221032104210521062107210YD A A AD A A AD A A AD A A AD A A AD A A AD A A AD A A A電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路 三、集成數(shù)據(jù)選擇器三、集成數(shù)據(jù)選擇器1. 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74151 74LS151引引腳腳排排列列圖圖功功能能示示意意圖圖選通控制端選通控制端 SVCC 地地1324567816 15 14 13 12 11 10 9

40、74LS151D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y SMUXD7A2D0A0A1SYY禁止禁止使能使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 0 A2 A0 地址端地址端D7 D0 數(shù)據(jù)輸入端數(shù)據(jù)輸入端數(shù)據(jù)輸出端數(shù)據(jù)輸出端、 YY012701210120AAADAAADAAADY ，選擇器被禁止，選擇器被禁止時時當當 1 S），選擇器被選中（使能，選擇器被選中（使能時時當當 0 S1 0 YY1 1 1電電路路與與 電電

41、子子 技技 術(shù)術(shù) 第7章 組合邏輯電路功能特點：功能特點： 輸出端為含地址變量的全部最小項輸出端為含地址變量的全部最小項電路特點：電路特點： 有數(shù)據(jù)輸入和地址輸入兩種輸入信號有數(shù)據(jù)輸入和地址輸入兩種輸入信號2. 數(shù)據(jù)選擇器的主要特點數(shù)據(jù)選擇器的主要特點（1）實現(xiàn)功能擴展）實現(xiàn)功能擴展3. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用（2）實現(xiàn)數(shù)據(jù)傳輸）實現(xiàn)數(shù)據(jù)傳輸（3）實現(xiàn)邏輯函數(shù)）實現(xiàn)邏輯函數(shù)電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路（1）集成數(shù)據(jù)選擇器的擴展）集成數(shù)據(jù)選擇器的擴展兩片兩片 8 選選 1（74151）16 選選 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器A2 A1 A0 A3 D15 D81

42、Y1S74151 (2)D7A2D0ENA0A1YY2D7 D074151 (1)D7A2D0ENA0A1SYY1低位低位高位高位0 禁止禁止使能使能000 1110 D0 D7 D0 D7 1 使能使能禁止禁止D8 D15 0 D8 D15 三、數(shù)據(jù)選擇器的應(yīng)用三、數(shù)據(jù)選擇器的應(yīng)用電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路（2）用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)一、基本原理和步驟一、基本原理和步驟1. 原理：原理：選擇器輸出為標準與或式，含地址變量的選擇器輸出為標準與或式，含地址變量的全部最小項。例如全部最小項。例如 而任何組合邏輯函數(shù)都可以表示成為最小

43、項之和而任何組合邏輯函數(shù)都可以表示成為最小項之和的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。013012011010AADAADAADAADY 01270120AAADAAADY 4 選選 18 選選 1電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路2. 步驟步驟(1) 根據(jù)根據(jù) n = k - 1 或或n = k 確定數(shù)據(jù)選擇器的確定數(shù)據(jù)選擇器的規(guī)模和型號規(guī)模和型號( n 選擇器選擇器地址碼地址碼，k 函數(shù)的函數(shù)的變量個數(shù)變量個數(shù) )(2) 寫出函數(shù)的寫出函數(shù)的標準與或式標準與或式和選擇器和選擇器輸出信號表達式輸出信號表達式(3) 對照比較確定選擇器各個輸入變量的

44、表達式對照比較確定選擇器各個輸入變量的表達式 (4) 根據(jù)采用的根據(jù)采用的數(shù)據(jù)選擇器數(shù)據(jù)選擇器和和求出的表達式求出的表達式 畫出連線圖畫出連線圖電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路二、應(yīng)用舉例二、應(yīng)用舉例 例例 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù) 解一解一 (2) 函數(shù)的標準與或式函數(shù)的標準與或式ABCCABCBABCAF ACBCABF (1) n = k 1 = 3 1 = 2 可用可用 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS153數(shù)據(jù)選擇器數(shù)據(jù)選擇器013012011010AADAADAADAADY (3) 確定輸入變量和地址碼的對應(yīng)關(guān)系確定輸入變量和地

45、址碼的對應(yīng)關(guān)系令令 A1 = A, A0 = B10ABCBACBABAF則則 D0 = 0 D1 =D2 = C D3 = 1ABDBADBADBADY3210 FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 畫連線圖畫連線圖電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路 上上例例 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù) 解二解二 (2) 標準與或式標準與或式ABCCABCBABCAF ACBCABF (1) n = k = 3 可用可用 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS151數(shù)據(jù)選擇器數(shù)據(jù)選擇器(3) 確定輸入變量和地址碼的對應(yīng)關(guān)系確定輸入

46、變量和地址碼的對應(yīng)關(guān)系令令 A2 = A, A1 = B，A0 = CD0 =D1=D2=D4= 0 D3 =D5 = D6 =D7= 101234567YD ABCD ABCD ABCD ABCD ABCD ABCD ABCD ABCFA B C1(4) 畫連線圖畫連線圖012701210120AAADAAADAAADY Y 74LS151D7D6D5D4D3D2D1D0A2A1A0S對比得：對比得：電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路例例 用數(shù)據(jù)選擇器實現(xiàn)函數(shù)用數(shù)據(jù)選擇器實現(xiàn)函數(shù) mZ148,9,10,12,3,4,5,6,7, 解解 (2) 函數(shù)函數(shù) Z 的標準與或

47、式的標準與或式DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ 8 選選 1012701210120AAADAAADAAADY (3) 確定輸入變量和地址碼的對應(yīng)關(guān)系確定輸入變量和地址碼的對應(yīng)關(guān)系(1) n = k-1 = 4-1 = 3令令A2 = A, A1= B, A0= C(4) 畫連線圖畫連線圖則則D2=D3 =D4 =1D0= 0用用 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74LS151ZA B C1DD1D1=DDmDmDmmmmDmZ 7654321 11100 mDDDD 765Y 74LS151D7D6D5D4D3D2D1D0A2A1A0S電電路路與與 電電 子子 技技 術(shù)術(shù) 第7章 組合邏輯電路7. 2. 6 數(shù)據(jù)分配器數(shù)據(jù)分配器 ( Data Demultiplexer )將將 1 路路輸入數(shù)據(jù)，根據(jù)需要分別傳送到輸入數(shù)據(jù)，根據(jù)需要分別傳送到 m 個個輸出端輸出端一、一、1 路路-4 路數(shù)據(jù)分配器路數(shù)據(jù)分配器數(shù)據(jù)數(shù)據(jù)輸入輸入數(shù)據(jù)輸出數(shù)據(jù)輸出選擇控制選擇控制0 00 11 01 11A0A3210 YYYYD 0