【EDA課程設(shè)計(jì)】--DDS信號發(fā)生器

1、電子課程設(shè)計(jì)DDS信號發(fā)生器合成器學(xué)院：專業(yè)班級：姓名：學(xué)號：指導(dǎo)老師：年12月2012直接數(shù)字頻率合成器（DDS設(shè)計(jì)任務(wù)與要求直接數(shù)字頻率綜合技術(shù)，即DD或術(shù)，是一種新型的頻率合成技術(shù)和信號產(chǎn)生方法。利用ED儆術(shù)和FPG取現(xiàn)直接數(shù)字頻率合成器DDS勺設(shè)計(jì)。設(shè)計(jì)要求：1、利用QuartusII軟件實(shí)驗(yàn)箱實(shí)現(xiàn)DDS勺設(shè)計(jì)；2、通過實(shí)驗(yàn)箱上的開關(guān)輸入DDS勺頻率和相位控制字,并能用示波器觀察加以驗(yàn)證；3、系統(tǒng)具有清零和使能的功能；4、DDN的波形存儲器模塊用Altera公司的Cyclone系列FPGAK片中的RO破現(xiàn)。總體框圖頻率控制1、模塊的功能(1)頻率預(yù)置和調(diào)節(jié)電路不變量K相位控制圖1DDS

2、總體框圖稱作相位增量，也叫頻率控制字。此模塊實(shí)現(xiàn)頻率控制量的輸入。(2)相位累加器相位累加器是一個帶有累加功能的N位加法器，它以設(shè)定的N位頻率控制字K作為步長進(jìn)行線性累加，當(dāng)其和滿時，計(jì)數(shù)器清零，并進(jìn)行重新運(yùn)算，它使輸出頻率正比于時鐘頻率和相位增量之積。(3)相位寄存器相位寄存器是一個N位的寄存器，它對輸入端輸入的數(shù)據(jù)進(jìn)行寄存，當(dāng)下一個時鐘到來時，輸出寄存的數(shù)據(jù)。圖2相位累加器相位累加器的組成=N位加法器+N位寄存器相位累加器的作用：在時鐘的作用下，進(jìn)行相位累加注意：當(dāng)相位累加器累加滿量時就會產(chǎn)生一次溢出，完成一個周期的動作。(4)正弦查找表正弦查找表ROhMDDSR關(guān)鍵的部分，也是最復(fù)雜的部

3、分，設(shè)計(jì)時首先需對正弦函數(shù)進(jìn)行離散采樣，接著將采樣的結(jié)果放到ROM1塊的對應(yīng)存儲單元中，每一位地址對應(yīng)一個數(shù)值，輸出為8位。ROMfr必須包含完整的正弦采樣值，此設(shè)計(jì)采樣256點(diǎn)，而且還要注意避免在按地址讀取ROMJ容時可能引起的不連續(xù)點(diǎn)，避免量化噪音集中于基頻的諧波上。地?cái)?shù)波形ROM址據(jù)相位量化序列正弦幅度量化序列D位圖3波形存儲器作用：進(jìn)行波形的相位-幅值轉(zhuǎn)換原理:ROM的N位地址把00360。的正弦角度離散成具有2N個樣值的序列的D位數(shù)據(jù)位則2N個樣值的幅值量化為D位二進(jìn)制數(shù)據(jù)D/A轉(zhuǎn)換器轉(zhuǎn)換器的作用：把已經(jīng)合成的正弦波的數(shù)字量轉(zhuǎn)換成模擬量。典型D/A轉(zhuǎn)換器芯片DAC0832:DAC08

4、32是一個8位D/A轉(zhuǎn)換器。單電源供電，從+5什+15V均可正常工作?；鶞?zhǔn)電壓的范圍為正負(fù)10V;電流建立時間為1s；CMOS：藝，低功耗，僅20mWDAC0832專換器芯片為20引腳，雙列直插式封裝，具引腳排列如圖4所示。1CSVDDWR1WR2ILEXFERVREFDI0RFBDI1IOUT1DI2IOUT2DI3DI4DI5DI6DI7GNDGND2021881917971112654161514恥13310圖4DAC0832弓|腳圖對各引腳信號說明如下： DI7DI0:轉(zhuǎn)換數(shù)據(jù)輸入。 CS:片選信號（輸入），低電平有效。 ILE:數(shù)據(jù)鎖存允許信號（輸入），高電平有效。 WR1:寫信號（

5、輸入），低電平有效。 WR2:第2寫信號（輸入），低電平有效。 XFER數(shù)據(jù)傳送控制信號（輸入），低電平有效。 IOUT1、IOUT2:電流輸出1、2,DAC專換器的特Tt之一是：Iout1+Iout2=常數(shù) RFB反饋電阻端 VREF:基準(zhǔn)電壓，其電壓可正可負(fù)，范圍-10V+10V. DGND數(shù)字地 AGND模擬（6）低通濾波器低通濾波器的作用：濾除生成的階梯正弦波中的高頻成分，將其變成光ROM(5)D/A滑的正弦波。2、設(shè)計(jì)思路直接數(shù)字頻率合成器（DirectDigitalFrequencySynthesizer）是一種基于全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。其電

6、路系統(tǒng)具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換（IO1LQJ4IO1LQJOJOM Mo.9a9a0.1D1DI|I|J111111o oQ串Q QI|J1113 3口E1E1I I- -r-r-讓0.11i-in_J_J11一一-|L i i7 70.t t1 11:1 1L0.BDBDi1111r-o o. .EQEQnJI1Iu uz zK.E1E1j jL圖5相位累加器的仿真波形仿真結(jié)果說明：由仿真波形圖可知當(dāng)來一個上升沿時輸出頻率控制字線性累加和。它以設(shè)定的8位頻率控制字K作為步長來進(jìn)行加法運(yùn)算實(shí)現(xiàn)累加功能,當(dāng)其和滿時，計(jì)數(shù)器清零，并進(jìn)行重新運(yùn)算。SUM99勺VHD解序：LIBR

7、ARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSUM99ISPORT(K:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK:INSTD_LOGIC;EN:INSTD_LOGIC;RESET:INSTD_LOGIC;OUT1:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDENTITYSUM99;ARCHITECTUREARTOFSUM99ISSIGNALTEMP:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK,EN,RESE

8、T)ISBEGINIFRESET=0THENTEMP=00000000”;ELSEIFCLKEVENTANDCLK=1THENIFEN=1THENTEMP=TEMP+K;ENDIF;ENDIF;ENDIF;OUT1=TEMP;ENDPROCESS;ENDARCHITECTUREART;模塊二：相位寄存器REG1(B)相位寄存器REG健輯符號表3相位寄存器邏輯功能表輸入輸出CLKDQjttQ1Q2Q1Q2數(shù)據(jù)端D,用來輸入被寄存的二進(jìn)制信號；脈沖端CLK,在脈沖的上升沿到來時，Q隨D變化;仿真結(jié)果:CLCLF F國0ru口整!DI3DI3口 nEnED D( (T T 回M Maroiaroid

9、indingtz。qC4qC4q(aq(a刖qEBqEB0 0圖6相位寄存器REG酌仿真波形仿真結(jié)果說明：由仿真波形可看出相位寄存器的輸出Q隨輸入端D而變化,當(dāng)來一個時鐘沿時，D就輸入一個數(shù)，Q就隨之而變化。并且存在一定延時。REG1的VHDL程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG1ISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0);EirmdirfiunEirmdirfiunR-R-DMUIDMUI! !Emr

10、uliriiunW-wvcIurmrEmruliriiunW-wvcIurmrga&ftWiEga&ftWiEf8mlf8mli i- -nlnU-annlnU-an idi.Fmrannilidi.Fmrannil|運(yùn)REELvwiREELvwipapaa a| | -|-|Ftantw.33.Ftantw.33.1 1noIrfamAnoIrfamA111raSl111raSl L LErdErdENDENTITYREG1;ARCHITECTUREARTOFREG1ISBEGINPROCESS(CLK)ISBEGINIF(CLKEVENTANDCLK=1)THENQcloc

11、kinst6(C)正弦查找表ROM邏輯符號表3ROM2568中的數(shù)據(jù)ILJIor-出海注液漁鹿AdldlrAdldlr+4+4J JT4*3*37 70 0DODO0303g gQ9Q9ococOFOF12121515B B19191C1C1F1F22222S2S28282B2B2E2EW W313135353S3S3B3B3E3E11474724244A4A4D4D50505S5SS6S65959SCSC5F5F3232SISI& &4 467676A6A6D6D70707373了匚40407&7&7B7B7E7ESOSOS3S3S6S6ssss4H4HBEB

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14、CFCDCDCBCBCdCdC7C71&41&4CSCS0303ClCl0F0FBDBDBBBBB9B90T0Tr-B5B5B2B26060AEAEASASASASA7A7A4A4200200A2A29F9F9D9D9 9日 B B9S9S9393&O&O2 21 1口號SESESBSBasasS3S3呂口7E7E7B7B2162167878757573737070GDGD6A6A6767& &4 42242246161SFSFSCSCS9S9一535350504D4D2322324A4A4747婚4 4MEME3B3Bsasa三七2402403

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17、DODOS3S30404MiMi金、聲Crg-anewcv?WmnwgafwirtbnCrg-anewcv?Wmnwgafwirtbn*與WgWgn nEdMEdMAriAri的CuiCuiLa1La1K 咕口5 5臼出曾0 04bMM4bMM1 1R Rr-r-flfl9191依9090MJMJTOTOM MA?A?A*A*ATATA?A?ABABftftM MB7B7t tm mE EBFBFClClJ*_J*_J,J,廣 n nMtaiin-EurianmagjifunclianvMtaiin-Eurianmagjifunclianv iiii inninnTSTS7 7G G5 5匚方

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25、7B35元菽圖9選才iSinROM模塊數(shù)據(jù)線和地址線寬度變SEiiuriujSEiiuriuj H HumlumlAxfaflrAxfaflrMcgaWizdrdPlugEnkWnnqcr1_蚓既而卬顯罪$口| |CZancalCZancal*.*.iflad:|iflad:|*xt*xta a|EnmEnm：rMbeabyte-wsrtrMbeabyte-wsrtLPMJROMLPMJROMVerston.6.06.0CreateCreateECECdbd=Erij4rdbd=Erij4r時常3ferwdidockbnaJ.AllregxswedportsferwdidockbnaJ.All

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27、111 叩一幃M*KM*KJ JG GIMemIjnrt圖10選擇地址鎖存信號CLOCK12,1 1品嫣比的ftftC C/ /1515t tA A1919I IIfIf2222耕2 2Z9Z9J JL L1616W W3 35 5弊3S3S3E3E4 41 14444J?J?24244 4& &W W3 3&J&J5E5E5 5SCSCEFEF3232E1E15 5i i口A ACDCD7 7D D7373TETE皿7E7E7 7= =7=7=現(xiàn)B3B3E EH HSSSSSBSB3 3BEBE知A3A3K K9898S S5050GFGF5656M MA A

28、4 4A7A7AfAfi iABABA AE E日口R7R7骷叼0 0 AFAFK KB BCtCtcscs7272C5C5CBCB國PiPin,n,BOBOD5D5K KD6D6D D DEDE卸DEDEECEC翻1 1EtEtE E日EBEBETETE EEAEA 6 69696ECECE EEFEFFlFlF FFSFSI I1O1O F F 用rereFTFTrara忖I1ZI1ZFBFBr rrereFGFGFDFD2 2TLTLI2DI2DFEFEF FFFFFFFFFFFFFF FFFFFFFFF1ZB1ZBFFFFF FF FFFFFFFFFFFFFF FF FFFFFFFFF

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31、alGensalIT-WriLilfli:晅LiarirsLPM_ROMLPM_ROMVrsmnVrsmn&.&.AAoninAAonin均/btmMemoryCbtmMemoryC T T：tntEdtortntEdtor也3PM3PMt tandjpdabecontent/Zlandjpdabecontent/Zl IWctodcIWctodc usethsfiefor!usethsfiefor!i i ffiWYcnntentdataffiWYcnntentdata仃mJcanmJcanLCKLCKaHEgderomaiClntd-fisiTUitFie.hextiraH

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34、FF FFFFF136136二F FF FB BF FFCFCF Frcrc144144F FF FF FF FF FF7F7F FFE.FE.15Z15ZE Er rr rF FETETE ELC-LC-1&D1&DE EE EE E的E E=E EE?E?炳MC C0 0D D的岫iwiw17451745D D0 0D DC C6 6CBCBG G口加C CC C亡1 1B BB Beses日口B?B?10Z10Z0 0B BM Mi i* *川口A A訐B B汩9 9B5B5勃州2C42C4疑3 3M M冊鮑f f8 82121-f-fT TT T6 6g g6 6$-北

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36、ROM256_8的存儲數(shù)據(jù)地址address,當(dāng)來一個時鐘脈沖時，就會輸出ROM256_8MW器中的數(shù)據(jù)。當(dāng)相位控制字為0,相位累加輸出的序列對波形存在器尋址，得到一系列離散的幅度編碼。ROM256_8VHDLH序：LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYROM256_8ISPORT(address:INSTD_LOGIC_VECTOR(7DOWNTO0);clock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDROM256_8

37、;ARCHITECTURESYNOFrom256_8ISSIGNALsub_wire0:STD_LOGIC_VECTOR(7DOWNTO0);COMPONENTaltsyncramGENERIC(address_aclr_a:STRING;init_file:STRING;intended_device_family:STRING;lpmhint:STRING;14lpm_type:STRING;maximum_depth:NATURAL;口=U 受：G 蛻麗麗丈/中等卜鏟氣以砂辱總口尊&nUstion&nUstion口印 1-1-窩1 1點(diǎn)加他混1313|討 eF A AHu

38、trIhtgHutrIhtg忖忖OptOpt| |B B| |fioriaifioriaiININIMIMI-I-EndEndI I口鵲*;SJ5SJ5+ +口J3J3國小 KklonmiilonmiiQUIK1QQUIK1QX XOPIOIOPIOI X XmilCKKmilCKKI IaoailQUaoailQU工OQQIIHOOQQIIHOx xOQIiMWIOQIiMWIK K8tMM8tMMX X81*1LI81*1LI工8IQIQW8IQIQWX XQO1QII03QO1QII03工bJJri3xbJJri3xiiEJEJ_ _1_1_r_ _1_1_rL日II10101Q1Q_

39、_1 1D DUrmUrmIDID廠j0j0*iir4sx*iir4sxTT1D1D1Q1Q1111111111_目g gDHIUDDHIUDU)U)liMLXESKHJIOliMLXESKHJIOX XKHL3HUKHL3HUR R01000001010000011 1DIOGWIODIOGWIOX X口皿RIIRII工口皿山叩工DIIOCiJEUDIIOCiJEU DliaSJDIDliaSJDIX XDIILOJDIDIILOJDI矍DIIL3JDIIL3J制JDJD1-111111必JDJDr-11M M1010nlnlq3q31D1DM M1D1DLI-fl13fl13j0j011祗

40、1D1D11 1D DRffTTTIrilRffTTTIrilI I口numwords_a:NATURAL;operation_mode:STRING;outdata_aclr_a:STRING;outdata_reg_a:STRING;widthad_a:NATURAL;width_a:NATURAL;width_byteena_a:NATURAL);PORT(clock。：INSTD_LOGIC;address_a:INSTD_LOGIC_VECTOR(7DOWNTO0);q_a:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDCOMPONENT;BEGINqNONE,i

41、nit_file=Sinrom256_8.mif,intended_device_family=Cyclone,lpm_hint=ENABLE_RUNTIME_MOD=NO,lpm_type=altsyncram,maximum_depth=256,numwords_a=256,operation_mode=ROM,outdata_aclr_a=NONE,outdata_reg_a=UNREGISTERED,widthad_a=8,width_a=8,width_byteena_a=1);PORTMAP(clockO=clock,address_a=address,q_a=sub_wire0)

42、;ENDSYN;模塊四、ROM256_榆出數(shù)據(jù)寄存器REG2:15REG2D7.0Q7.0CLKinst6(D)寄存器邏輯符號表4寄存器功能表輸入輸出CLKDQrttQ1Q2Q1Q2數(shù)據(jù)端D,用來輸入被寄存的二進(jìn)制信號；脈沖端CLK,在脈沖的上升沿到來時，Q隨D變化;仿真結(jié)果：|但|REGZyrfREGZyrf辱1可*削忤?ntu4Alian?ntu4Alian圖14寄存器REG2勺仿真波形16仿真結(jié)果分析：由仿真波形可看出相位寄存器的輸出Q隨輸入端D而變化，當(dāng)來一個時鐘沿時，D就輸入一個數(shù)，D就隨之而變化。并且存在一定延時。REG2勺VHDL1序：LIBRARYIEEE;USEIEEE.ST

43、D_LOGIC_1164.ALL;ENTITYREG2ISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDENTITYREG2;ARCHITECTUREARTOFREG2ISBEGINPROCESS(CLK)ISBEGINIF(CLKEVENTANDCLK=1)THENQ=D;ENDIF;ENDPROCESS;ENDARCHITECTUREART;模塊五、DAC0832數(shù)模轉(zhuǎn)換器(E)DAC0832邏輯符號DAC0832的VHDK序LIBRARYIEEE;USEIEEE

44、.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYDAC0832ISPORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;ILE:OUTSTD_LOGIC;CONT:OUTSTD_LOGIC;DATA_OUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDDAC0832;ARCHITECTUREBEHAVOFDAC0832ISSIGNALQ:INTEGERRANGE0TO63;SIGNALDATA:STD_LOGIC_VECTOR(7D

45、OWNTO0);BEGIN17PROCESS(CLK)BEGINIFRST=1THENQ=0;ELSIFCLKEVENTANDCLK=1THENIFQ=63THENQ=0;IFDATA=11111111THENDATA=00000000;ELSEDATA=DATA+1;ENDIF;ELSEQ=Q+1;ENDIF;ENDIF;ENDPROCESS;ILE=1;CONT=0;DATA_OUT=DATA;ENDBEHAV;數(shù)模轉(zhuǎn)換正弦波形：設(shè)計(jì)的輸出頻率為7.3682307MHz但是示波器顯示為7.599MHz;示波器顯示的頻率是不準(zhǔn)確的，實(shí)際可以用頻譜儀看輸出的頻率。返回圖15不加濾波器的DDS俞出可以看到正弦波是由一個臺階一個臺階組成的，這就是DA的模擬輸出M1QOnsCH1M1QOnsCH1/4/4膜W WrekrekJI,aT耐d dM MPOT:ZSKlftfMeasureZSKlftfMeasure218圖17頂層電路原理圖電路整體工作情況:DDS設(shè)計(jì)頂層