第3章VHDL語法基礎(chǔ)ppt課件

1、第第3章章 VHDL語法基礎(chǔ)語法基礎(chǔ)3.1 順序語句順序語句3.2 并行語句并行語句3.1 順序語句順序語句 VHDL有兩種類型語句：順序語句和并行語句并發(fā)語句）。有兩種類型語句：順序語句和并行語句并發(fā)語句）。 順序語句的執(zhí)行指仿真執(zhí)行順序是與它們的書寫順序基本順序語句的執(zhí)行指仿真執(zhí)行順序是與它們的書寫順序基本一致的。一致的。 并行語句的執(zhí)行是同步進行的，或者說是并行運行的，其執(zhí)行并行語句的執(zhí)行是同步進行的，或者說是并行運行的，其執(zhí)行方式與書寫的順序無關(guān)。方式與書寫的順序無關(guān)。 順序語句又分兩種情況：一種是真正的順序語句。另一種具有順序語句又分兩種情況：一種是真正的順序語句。另一種具有順序語句

2、與并行語句的雙重特性，放在進程、塊、子程序之內(nèi)順序語句與并行語句的雙重特性，放在進程、塊、子程序之內(nèi)是順序語句，被放在進程、塊、子程序之外是并行語句。是順序語句，被放在進程、塊、子程序之外是并行語句。IF語句是一種條件語句，根據(jù)語句中所設(shè)置的一種或多種語句是一種條件語句，根據(jù)語句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。條件，有選擇地執(zhí)行指定的順序語句。條件值是布爾型條件值是布爾型TRUE或或FALSE）。）。條件條件=TRUE，執(zhí)行，執(zhí)行THEN后順序語句，條件全為后順序語句，條件全為FALSE時，時，才會執(zhí)行才會執(zhí)行ELSE后順序語句或結(jié)束語句后順序語句或結(jié)束語句END IF。

3、一、一、IF語句語句IF 條件句條件句 THEN 順序語句；順序語句；ELSIF 條件句條件句 THEN 順序語句順序語句；ELSE 順序語句順序語句；END IF； 語句結(jié)構(gòu)：語句結(jié)構(gòu)： 根據(jù)大括號和方括號部分可選情況，共有三種結(jié)構(gòu)。根據(jù)大括號和方括號部分可選情況，共有三種結(jié)構(gòu)。例例1： IF （ABTHEN OUTPUTB)檢測結(jié)果為檢測結(jié)果為TRUE，則向信號，則向信號OUTPUT賦值賦值1，否則此信號維持原值。，否則此信號維持原值。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY EXAMPLE IS PORT (A，B，C： IN BOO

4、LEAN；OUTPUT：OUT BOOLEAN)；END ENTITY EXAMPLE；ARCHITECTURE ART OF EXAMPLE ISBEGIN PROCESS(A，B，C) IS VARIABLE N： BOOLEAN； BEGIN IF A THEN N:=B； ELSE N:=C； END IF； OUTPUT =N； END PROCESS；END ARCHITECTURE ART；CABOUTPUT對應(yīng)的硬件電路對應(yīng)的硬件電路例例2：用：用IF語句描述圖示硬件電路。語句描述圖示硬件電路。此處的庫、程序包使用此處的庫、程序包使用說明是否必要說明是否必要P1P2BCBASB

5、ASAZMUX21MUX21SIGNA A，B，C，P1，P2，Z： BIT；.IF (P1=1) THENZ=A； -執(zhí)行條件是執(zhí)行條件是(P1=1)ELSIF (P2=0) THENZ=B； -執(zhí)行條件是執(zhí)行條件是(P1=0)AND (P2=0)ELSEZ=C； -執(zhí)行條件是執(zhí)行條件是(P1=0)AND (P2=1)END IF；例例3： 由兩個由兩個2選選1多路選擇器構(gòu)成的電路邏輯描述如圖所示，多路選擇器構(gòu)成的電路邏輯描述如圖所示，其中，當其中，當P1和和P2為高電平時下端的通道接通。為高電平時下端的通道接通。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.AL

6、L；ENTITY CODER ISPORT ( SR：IN STD_LOGIC_VECTOR(0 TO 7)； SC：OUT STD_LOGIC_VECTOR(0 TO 2)；END ENTITY CODER；ARCHITECTURE ART OF CODER ISBEGINPROCESS(SR) ISBEGIN IF(SR(7)=0) THEN SC=000； -(SR(7)=0) ELSIF(SR(6)=0) THEN SC =100； -(SR(7)=1) AND (SR(6)=0)ELSIF(SR (5)=0) THEN SC =010； -(SR (7)=1)AND(SR (6)=1

7、)AND(SR (5)=0)例：例：ELSIF(SR (4)=0) THEN SC =110； ELSIF(SR (3)=0) THEN SC =001；ELSIF(SR (2)=0) THEN SC =101； ELSIF(SR (1)=0) THEN SC =011； ELSESC 順序語句；順序語句； WHEN 選擇值選擇值 =順序語句；順序語句； WHEN OTHERS =順序語句；順序語句； END CASE；二、二、CASE 語句語句 符號符號=相當于相當于THEN。 執(zhí)行時，首先計算表達式的值，然后將該值與執(zhí)行時，首先計算表達式的值，然后將該值與WHEN中的選中的選擇值比較，相同

8、執(zhí)行對應(yīng)的順序語句，否則執(zhí)行擇值比較，相同執(zhí)行對應(yīng)的順序語句，否則執(zhí)行OTHERS 后后的順序語句或結(jié)束語句的順序語句或結(jié)束語句END CASE。 語句中的選擇值必須列舉窮盡，又不能重復(fù)。語句中的選擇值必須列舉窮盡，又不能重復(fù)。 選擇值不能列舉窮盡時，語句選擇值不能列舉窮盡時，語句WHEN OTHERS =順序語句；順序語句；通常不能缺省。通常不能缺省。 語句結(jié)構(gòu)：語句結(jié)構(gòu)：例：用例：用CASE語句描述語句描述4選選1多路選擇器。多路選擇器。S1S2CBADCABDS2 S1ZLIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY MUX41 ISPOR

9、T(S1，S2： IN STD_LOGIC；A，B，C，D：IN STD_LOGIC； Z： OUT STD_LOGIC)；END ENTITY MUX41；ARCHITECTURE ART OF MUX41 ISSIGNA S ：STD_LOGIC_VECTOR(1 DOWNTO 0)；BEGINSZZZZZ=X； END CASE；END PROCESS；END ARCHITECTURE ART；S1S2CBADCABDS2 S1Z注意：本例的第五個條件名是必需的，因為對于定義注意：本例的第五個條件名是必需的，因為對于定義STD_LOGIC_VECTOR數(shù)據(jù)類型的數(shù)據(jù)類型的S，在，在VHD

10、L綜合過程中，它綜合過程中，它可能的選擇值除了可能的選擇值除了00、01、10和和11外，還可以有其他定義于外，還可以有其他定義于STD_LOGIC的選擇值。的選擇值。如果使用如果使用BIT_VECTOR數(shù)據(jù)類型，數(shù)據(jù)類型， WHEN OTHERS句句子就不必了。子就不必了。 X-強未知的強未知的注：書上的設(shè)計描述方法與此處不同。注：書上的設(shè)計描述方法與此處不同。三、三、LOOP語句語句 FOR-LOOP語句：語句： 標號標號：FOR 循環(huán)變量循環(huán)變量 IN 循環(huán)次數(shù)范圍循環(huán)次數(shù)范圍 LOOP 順序語句順序語句 END LOOP 標號標號； 循環(huán)變量的值在每一次的循環(huán)中都會發(fā)生變化。循環(huán)變量的

11、值在每一次的循環(huán)中都會發(fā)生變化。 循環(huán)次數(shù)范圍表示循環(huán)變量在循環(huán)過程中的取值范圍，顯然循環(huán)次數(shù)范圍表示循環(huán)變量在循環(huán)過程中的取值范圍，顯然FOR模式的循環(huán)次數(shù)是明確的。模式的循環(huán)次數(shù)是明確的。 LOOP語句就是循環(huán)語句，它可以使所包含的一組順序語句語句就是循環(huán)語句，它可以使所包含的一組順序語句被循環(huán)執(zhí)行，其執(zhí)行次數(shù)可由設(shè)定的循環(huán)參數(shù)決定，循環(huán)的被循環(huán)執(zhí)行，其執(zhí)行次數(shù)可由設(shè)定的循環(huán)參數(shù)決定，循環(huán)的方式由方式由NEXT和和EXIT語句來控制。語句來控制。例例1： 利用利用LOOP語句中的循環(huán)變量簡化同類順序語句的表達語句中的循環(huán)變量簡化同類順序語句的表達式式的使用。的使用。 SIGNA A，B，C

12、： STD_LOGIC_VECTOR(1 TO 3)； FOR N IN 1 TO 3 LOOP A(N)=B(N) AND C(N)； END LOOP； 說明：此段程序等效于順序執(zhí)行以下三個信號賦值操作。說明：此段程序等效于順序執(zhí)行以下三個信號賦值操作。A(1)=B(1) AND C(1)；A(2)=B(2) AND C(2)；A(3)=B(3) AND C(3)；例例2: FOR-LOOP語句的使用語句的使用8位奇偶校驗邏輯電路）。位奇偶校驗邏輯電路）。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY P_CHECK IS PORT (

13、A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； Y：OUT STD_LOGIC)； END ENTITY P_CHECK；ARCHITECTURE ART OF P_CHECK IS SIGNAL TMP： STD_LOGIC；BEGIN PROCESS(A) IS BEGIN TMP =0； FOR N IN 0 TO 7 LOOPTMP =TMP XOR A(N)； END LOOP； Y= TMP； END PROCESS；END ARCHITECTURE ART；結(jié)果：結(jié)果：Y=0 A含偶數(shù)個含偶數(shù)個1， Y=1 A含含奇數(shù)個奇數(shù)個1。WHILE-LOOP語句：語

14、句： 標號標號：WHILE 循環(huán)控制條件循環(huán)控制條件 LOOP 順序語句順序語句 END LOOP 標號標號； 循環(huán)控制條件為真執(zhí)行順序語句；為假結(jié)束循環(huán)。顯然循環(huán)控制條件為真執(zhí)行順序語句；為假結(jié)束循環(huán)。顯然WHILE模式的循環(huán)次數(shù)是未知的。模式的循環(huán)次數(shù)是未知的。 例：例： WHILE-LOOP語句的使用。語句的使用。SHIFT1： PROCESS(INPUTX) IS VARIABLE N： POSITIVE:=1； BEGIN L1： WHILE N=8 LOOP -這里的這里的“=”是小于等于的意思是小于等于的意思 OUTPUTX(N)F)； S3：B(k+8):=0；K:=K+1；E

15、ND LOOP L2；END LOOP L1；EXIT- LOOP語句語句EXIT LOOP 標號標號 WHEN 條件表達式條件表達式; EXIT語句用來結(jié)束語句用來結(jié)束LOOP語句。分四種控制：語句。分四種控制： 單獨單獨EXIT時，無條件結(jié)束時，無條件結(jié)束LOOP語句的執(zhí)行。語句的執(zhí)行。 EXIT LOOP 標號標號，跳轉(zhuǎn)到指定的，跳轉(zhuǎn)到指定的LOOP標號處。標號處。 EXIT WHEN 條件條件，條件值，條件值=TRUE，跳出，跳出LOOP語句；條件語句；條件值值=FALSE，繼續(xù)，繼續(xù)LOOP循環(huán)。循環(huán)。 全不缺省時，條件值全不缺省時，條件值=TRUE，跳出，跳出LOOP語句；條件值語

16、句；條件值=FALSE，跳到指定的，跳到指定的LOOP標號處。標號處。 例：例： SIGNAL A，B：STD_LOGIC_VECTOR(1 DOWNTO 0)；SIGNAL A_LESS_B：BOOLEAN；A_LESS_B=FLASE； -設(shè)初始值設(shè)初始值FOR I IN 1 DOWNTO 0 LOOPIF (A(I)=1 AND B(I)=0) THENA_LESS _B=FALSE；EXIT；ELSIF (A(I)=0 AND B(I)=1) THENA_LESS _B=TRUE； -ABEXIT； ELSE NULL；END IF；END LOOP； -當當I=1時返回時返回LOOP

17、語句繼續(xù)比較語句繼續(xù)比較#金金 語句格式：語句格式：標號標號 REPORT “輸出字符串輸出字符串” SEVERIY 出錯級別出錯級別 REPORT語句不增加硬件的任何功能，仿真時可用該語句提語句不增加硬件的任何功能，仿真時可用該語句提高可讀性。高可讀性。 REPORT語句等價于斷言語句。語句等價于斷言語句。 出錯級別默認為出錯級別默認為NOTE。四、四、REPORT語句語句例：例：WHILE COUNTER 50 THEN REPORT THE COUNTER IS OVER 50； END IF； END LOOP；NULL;空操作語句不完成任何操作，它惟一的功能就是使邏輯運行流程空操作語

18、句不完成任何操作，它惟一的功能就是使邏輯運行流程跨入下一步語句的執(zhí)行?？缛胂乱徊秸Z句的執(zhí)行。NULL常用于常用于CASE語句中，為滿足所有可能的條件，利用語句中，為滿足所有可能的條件，利用NULL來表示所余的不用條件下的操作行為。來表示所余的不用條件下的操作行為。五、空操作語句五、空操作語句(NULL)例：在例：在CASE語句中，語句中，NULL用于排除一些不用的條件。用于排除一些不用的條件。CASE OPCODE IS WHEN “001”= TMP := REGA AND REGB； WHEN “101”= TMP := REGA OR REGB； WHEN “110”= TMP := N

19、OT REGA； WHEN OTHERS = NULL; END CASE；#成成3.2 并行語句并行語句相對于傳統(tǒng)的軟件描述語言，并行語句結(jié)構(gòu)是相對于傳統(tǒng)的軟件描述語言，并行語句結(jié)構(gòu)是VHDL特色。特色。在在VHDL中，并行語句具有多種語句格式，各種并行語句在中，并行語句具有多種語句格式，各種并行語句在結(jié)構(gòu)體中的執(zhí)行是同步進行的并行運行），其執(zhí)行方式與結(jié)構(gòu)體中的執(zhí)行是同步進行的并行運行），其執(zhí)行方式與書寫的順序無關(guān)。書寫的順序無關(guān)。在執(zhí)行中，并行語句之間可以有信息往來，也可以是互為獨在執(zhí)行中，并行語句之間可以有信息往來，也可以是互為獨立、互不相關(guān)、異步運行立、互不相關(guān)、異步運行(如多時鐘情況

20、如多時鐘情況)。并行語句在結(jié)構(gòu)體中的使用格式如下：并行語句在結(jié)構(gòu)體中的使用格式如下：ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 OF 實體名實體名 IS 說明語句；說明語句；BEGIN 并行語句；并行語句；END ARCHITECTURE 結(jié)構(gòu)體名；結(jié)構(gòu)體名；結(jié)構(gòu)體中的并行語句模塊結(jié)構(gòu)體中的并行語句模塊 生生成成語語句句條條件件信信號號賦賦值值語語句句元元件件例例化化語語句句并并行行信信號號賦賦值值語語句句塊塊語語句句進進程程語語句句并并行行過過程程調(diào)調(diào)用用語語句句信號信號信號信號信號信號信號信號信號信號信號信號ARCHITECTUREEND ARCHITECTURE結(jié)構(gòu)體中各種并行語句運行的

21、示意圖如下。每一語句模塊都結(jié)構(gòu)體中各種并行語句運行的示意圖如下。每一語句模塊都可以獨立異步運行，模塊之間是并行運行，并通過信號來交可以獨立異步運行，模塊之間是并行運行，并通過信號來交換信息。在實際編程中這些語句不必同時存在。換信息。在實際編程中這些語句不必同時存在。 其賦值目標必須是信號。其賦值目標必須是信號。 信號賦值語句其所有可讀入信號是隱性的，任何信號的變化信號賦值語句其所有可讀入信號是隱性的，任何信號的變化都會啟動語句的賦值操作。都會啟動語句的賦值操作。 并行信號賦值語句有三種形式：簡單信號賦值語句、條件信并行信號賦值語句有三種形式：簡單信號賦值語句、條件信號賦值語句和選擇信號賦值語句

22、。號賦值語句和選擇信號賦值語句。二、信號代入語句并行信號賦值語句）二、信號代入語句并行信號賦值語句）注意：信號賦值用注意：信號賦值用“”符號，兩邊數(shù)據(jù)類型的一致。符號，兩邊數(shù)據(jù)類型的一致。 一、變量賦值語句一、變量賦值語句目標變量名目標變量名:=表達式；表達式； 簡單信號賦值語句簡單信號賦值語句 信號賦值目標表達式；信號賦值目標表達式；注意：變量賦值用注意：變量賦值用“:=”符號，兩邊數(shù)據(jù)類型必須一致。符號，兩邊數(shù)據(jù)類型必須一致。 例：例：ARCHITECTURE ART OF XHFZ IS SIGNA S1： STD_LOGIC； BEGIN OUTPUT 1= A AND B； OUTP

23、UT 2= C+D；B1：BLOCK SIGNA E， F， G， H： STD_LOGIC； BEGIN G=E OR F； H=E XOR F；END BLOCK B1；S1=G；END ARCHITECTURE ART并行語句并行語句并行語句并行語句并行語句并行語句條件信號賦值語句條件信號賦值語句 信號賦值目標信號賦值目標 表達式表達式1 WHEN 條件條件1 ELSE 表達式表達式2 WHEN 條件條件2 ELSE 表達式表達式3 WHEN 條件條件3 ELSE 表達式表達式n WHEN 條件條件n ELSE 表達式表達式n+1;根據(jù)賦值條件的書寫順序逐項測定，一旦發(fā)現(xiàn)賦值條件根據(jù)賦值

24、條件的書寫順序逐項測定，一旦發(fā)現(xiàn)賦值條件=TRUE，便將對應(yīng)的表達式的值賦給目標，否則將最后一個，便將對應(yīng)的表達式的值賦給目標，否則將最后一個表達式的值賦給目標。表達式的值賦給目標。注：書上有錯。注：書上有錯。例：例：Z= A WHEN P1=1 ELSE B WHEN P2=0 ELSE C；選擇信號賦值語句選擇信號賦值語句 WITH 選擇表達式選擇表達式 SELECT 信號賦值目標信號賦值目標 表達式表達式1 WHEN 選擇值選擇值1 表達式表達式2 WHEN 選擇值選擇值2 表達式表達式n WHEN 選擇值選擇值n； 表達式表達式n+1 WHEN OTHERS； 每當選擇表達式的值發(fā)生變

25、化時，將其值與各子句中的選擇每當選擇表達式的值發(fā)生變化時，將其值與各子句中的選擇值作比較，比較結(jié)果相等的子句獲得賦值資格。值作比較，比較結(jié)果相等的子句獲得賦值資格。 不允許有條件重疊現(xiàn)象。也不允許存在條件涵蓋不全的情況，不允許有條件重疊現(xiàn)象。也不允許存在條件涵蓋不全的情況，否則最后一句不能缺省。否則最后一句不能缺省。 不能在進程中使用。不能在進程中使用。 例：下圖是一個簡化的指令譯碼器。對應(yīng)于由例：下圖是一個簡化的指令譯碼器。對應(yīng)于由A、B、C三個位三個位構(gòu)成的不同指令碼，由構(gòu)成的不同指令碼，由DATA1和和DATA2輸入的兩個值將進行不輸入的兩個值將進行不同的邏輯操作，并將結(jié)果從同的邏輯操作

26、，并將結(jié)果從DATAOUT輸出。輸出。DECODERBCADATA1DATAOUTDATA2LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY DECODER ISPORTA，B，C：IN STD_LOGIC； DATA1，DATA2： IN STD_LOGIC； DATAOUT：OUT STD_LOGIC）；）；END DECODER；ARCHITECTURE ART OF DECODER IS SIGNAL INSTRUCTION：STD_LOGIC_VECTOR2 DOWNTO 0）；）； BEGIN INSTRUCTION=C&B&a

27、mp;A； WITH INSTRUCTION SELECT DATAOUT OUTPUT OUTPUT OUTPUT OUTPUT=S1；END CASE；END IFEND PROCESS P1；END ARCHITECTURE ART；例例2: 含敏感信號表的進程語句。含敏感信號表的進程語句。SIGNA CNT4：INTEGER RANGE 0 TO 15； -注意注意CNT4的數(shù)據(jù)類型的數(shù)據(jù)類型.PROCESS(CLK，CLEAR，STOP) IS -該進程定義了該進程定義了3個敏感信號個敏感信號 CLK、CLEAR、STOPBEGIN -當其中任何一個改變時，都將啟動進程的運行當其中任

28、何一個改變時，都將啟動進程的運行IF CLEAR=0 THENCNT4=0；ELSIF CLKEVENT AND CLK=1THEN -如果遇到時鐘上升沿，那么如果遇到時鐘上升沿，那么IF STOP=0THEN -如果如果STOP為低電平，則進行加法計數(shù)，否則停止計數(shù)為低電平，則進行加法計數(shù)，否則停止計數(shù)CNT4=CNT4+1； END IF；END IF；END PROCESS； WAIT 語句語句WAIT -無限等待無限等待WAIT ON 信號表信號表-敏感信號量變化敏感信號量變化WAIT UNTIL 條件表達式條件表達式 -表達式成立時進程啟動表達式成立時進程啟動WAIT FOR 時間表

29、達式時間表達式 -時間到，進程啟動時間到，進程啟動 當遇到當遇到WAIT時，運行程序?qū)⒈粧炱饡和＿\行），只有滿足時，運行程序?qū)⒈粧炱饡和＿\行），只有滿足WAIT中設(shè)置的結(jié)束掛起條件后，才會繼續(xù)運行程序。中設(shè)置的結(jié)束掛起條件后，才會繼續(xù)運行程序。 單獨單獨WAIT表示永遠掛起。表示永遠掛起。 WAIT ON 信號表，稱為敏感信號等待語句。表中的敏感信號信號表，稱為敏感信號等待語句。表中的敏感信號發(fā)生變化時，結(jié)束掛起，再次啟動進程。發(fā)生變化時，結(jié)束掛起，再次啟動進程。 WAIT UNTIL 條件表達式條件表達式 屬條件等待。當表達式中信號發(fā)生屬條件等待。當表達式中信號發(fā)生改變，并且為改變，并且為T

30、RUE時，結(jié)束掛起，執(zhí)行時，結(jié)束掛起，執(zhí)行WAIT之后的語句。之后的語句。此格式可被綜合器綜合，其它格式只能在仿真器中使用。此格式可被綜合器綜合，其它格式只能在仿真器中使用。 進程中使用了進程中使用了WAIT語句后，經(jīng)綜合就會產(chǎn)生時序邏輯電路。語句后，經(jīng)綜合就會產(chǎn)生時序邏輯電路。 VHDL規(guī)定，已列出敏感量的進程中不能使用規(guī)定，已列出敏感量的進程中不能使用WAIT語句。語句。例例1： WAIT ON S1，S2； -S1，S2是敏感信號，其中任一信號發(fā)生變化時如由是敏感信號，其中任一信號發(fā)生變化時如由0變或由變或由1變變0），就結(jié)束掛起，執(zhí)行），就結(jié)束掛起，執(zhí)行WAIT之后的語句。之后的語句。

31、 例例2：以下兩種表達方式是等效的。：以下兩種表達方式是等效的。 WAITUNTIL結(jié)構(gòu)結(jié)構(gòu) WAIT UNTIL ENABLE=1； WAITON結(jié)構(gòu)結(jié)構(gòu) LOOP WAIT ON ENABLE EXIT WHEN ENABLE=1； END LOOP例例3： WAIT UNTIL語句的三種表達方式：語句的三種表達方式：WAIT UNTI 信號信號=VALUE；WAIT UNTI 信號信號EVENT AND 信號信號=VALUE；WAIT UNTI NOT 信號信號STABLE AND 信號信號=VALUE；注：其中注：其中EVENT和和STABLE是預(yù)定義的信號檢測屬性函數(shù)。是預(yù)定義的信號

32、檢測屬性函數(shù)。EVENT：測試信號的有事件發(fā)生。：測試信號的有事件發(fā)生。例如，語句例如，語句CLOCK EVENT就是對就是對CLOCK信號，在信號，在當前的一個極小的時間段內(nèi)發(fā)生事件的情況進行檢測。所當前的一個極小的時間段內(nèi)發(fā)生事件的情況進行檢測。所謂發(fā)生事件，就是電平發(fā)生變化，從一種電平方式轉(zhuǎn)變到謂發(fā)生事件，就是電平發(fā)生變化，從一種電平方式轉(zhuǎn)變到另一種電平方式。如果在此時間段內(nèi)，另一種電平方式。如果在此時間段內(nèi)，CLOCK由由0變成變成1或或由由1變成變成0都認為發(fā)生了事件，于是返回一個都認為發(fā)生了事件，于是返回一個BOOLEAN值值TRUE，否則為，否則為FALSE。STABLE：與：與

33、EVENT恰好相反，測試信號的無事件發(fā)生。恰好相反，測試信號的無事件發(fā)生。 如果設(shè)如果設(shè)CLOCK為時鐘信號輸入端，以下四條為時鐘信號輸入端，以下四條WAIT語句所語句所設(shè)的進程啟動條件都是時鐘上跳沿，它們對應(yīng)的硬件結(jié)構(gòu)是一樣設(shè)的進程啟動條件都是時鐘上跳沿，它們對應(yīng)的硬件結(jié)構(gòu)是一樣的。的。WAIT UNTI CLOCK =1；WAIT UNTI CLOCKEVENT AND CLOCK=1 ；WAIT UNTI NOT CLOCKSTABLE AND CLOCK=1；WAIT UNTI RISING_EDGE(CLOCK)；注：注：RISING_EDGE是一個預(yù)定義的信號上升延測試函數(shù)。是一個

34、預(yù)定義的信號上升延測試函數(shù)。例例4：設(shè)計一個硬件電路，求：設(shè)計一個硬件電路，求4個數(shù)的平均值。個數(shù)的平均值。 PROCESS BEGIN WAIT UNTIL CLK=1； AVE=A； WAIT UNTIL CLK=1； AVE=AVE+A； WAIT UNTIL CLK=1； AVE=AVE+A； WAIT UNTIL CLK=1； AVE=（AVE+A）/4； END PROCESS；例例5：在一個進程中，有一無限循環(huán)的：在一個進程中，有一無限循環(huán)的LOOP語句，其中語句，其中WAIT語語句描述了一個具有同步復(fù)位功能時鐘到才復(fù)位的電路。句描述了一個具有同步復(fù)位功能時鐘到才復(fù)位的電路。 P

35、ROCESS BEGIN SRT_LOOP：LOOP WAIT UNTIL CLOCK=1 AND CLOCKEVENT； NEXT RST_LOOP WHENRST=1）；）； X=A； WAIT UNTIL CLOCK=1AND CLOCKEVENT； NEXT RST_LOOP WHENRST=1）；）； YL-TIME，GB2=S-TIME)；-局部端口局部端口參量設(shè)定參量設(shè)定PORT (PB1：IN BIT；PB2：INOUT BIT)；-塊結(jié)構(gòu)中局部端塊結(jié)構(gòu)中局部端口定義口定義POTR MAP(PB1=B1，PB2=A1)； -塊結(jié)構(gòu)端口連接說明塊結(jié)構(gòu)端口連接說明CONSTANT

36、DELAY：TIME:=1 ms； -局部常數(shù)定義局部常數(shù)定義SIGNA S1：BIT； -局部信號定義局部信號定義BEGINS1=PB1 AFTER DELAY； PB2=S1 AFTER GB1; END BLOCK BLK1；END ARCHITECTURE ART；B1：BLOCK-定義塊定義塊B1 SIGNAL S：BIT； -在在B1塊中定義塊中定義S BEGIN S=A AND B； -向向B1中的中的S賦值賦值 B2：BLOCK -定義塊定義塊B2，套于，套于B1塊中塊中 SIGNAL S：BIT； -定義定義B2塊中的信號塊中的信號S BEGIN S=C AND D； -向向

37、B2中的中的S賦值賦值 B3：BLOCK BEGIN Z=S； -此此S來自來自B2塊塊 END BLOCK B3； END BLOCK B2； YVALUE：=“0101”； WNEN“0101”=VALUE：=“0000”； WNEN OTHERS=VALUE：=“1111”；END CASEEND PROCEDURE PRG1；例例2： PROCEDURE COMPA，R：IN REAL；M：IN INTEGER； V1，V2：OUT REALISVARIABLE CNT：INTEGER；BEGIN V1：=1.6*A； V2：=1.0； Q1：FOR CNT IN 1 TO M LOO

38、P V2：=V2*V1； EXIT Q1 WHEN V2R； END LOOP Q1； ASSERT（ V2 實參表達式實參表達式 ，形參名形參名 實參表達式實參表達式）； 過程名是被調(diào)用過程的名字。過程名是被調(diào)用過程的名字。 實參表達式又稱實參，為具體數(shù)值或標識符。實參表達式又稱實參，為具體數(shù)值或標識符。 形參名是過程中定義的參數(shù)名，在調(diào)用時形參被實參替代。形參名是過程中定義的參數(shù)名，在調(diào)用時形參被實參替代。 形參被實參替代的方法有兩種：位置關(guān)聯(lián)法和名字關(guān)聯(lián)法。形參被實參替代的方法有兩種：位置關(guān)聯(lián)法和名字關(guān)聯(lián)法。 例：例：PACKAGE DATA_TYPES IS TYPE DATA_ELE

39、MENT IS INTEGER RANGE 0 TO 3； TYPE DATA_ARRAY IS ARRAY(1 TO 3) OF DATA _ELEMENT ；END DATA_TYPES ；USE WORK. DATA_TYPES .ALL；ENTITY SORT IS PORT(IN_ARRAY： IN DATA_ARRAY； OUT_ARRAY： OUT DATA_ARRAY)；END SORT；ARCHITECTURE ART OF SORT IS BEGIN PROCESSIN_ARRAY） PROCEDURE SWAPDATA：INOUT DATA_ARRAY； LOW，HIGH

40、：IN INTEGERIS-SWAP的形參名為的形參名為DATA、LOW、HIGH VARIABLE TEMP： DATA _ELEMENT ； BEGIN IFDATALOW）DATAHIGH）THEN TEMP：= DATALOW）；）； DATALOW） ：= DATAHIGH）；）； DATAHIGH） ：= TEMP ； END IF； END SWAP； VARIABLE MY_ARRAY： DATA_ARRAY； BEGIN MY_ARRAY：= IN_ARRAY； SWAP（ MY_ARRAY，1，2）；）；- MY_ARRAY 、1、2是對應(yīng)于是對應(yīng)于DATA、LOW、HIG

41、H的實參的實參 SWAP（ MY_ARRAY，2，3）；）； -位置關(guān)聯(lián)法調(diào)用，第位置關(guān)聯(lián)法調(diào)用，第2、第、第3元素交換元素交換 SWAP（ MY_ARRAY，1，2）；）；-位置關(guān)聯(lián)法調(diào)用，第位置關(guān)聯(lián)法調(diào)用，第1、第、第2元素再次交換元素再次交換 OUT_ARRAY= MY_ARRAY； END PROCESS；END ART； 函數(shù)語句函數(shù)語句FUNCTION）FUNCTION 函數(shù)名參數(shù)表函數(shù)名參數(shù)表RETURN 數(shù)據(jù)類型數(shù)據(jù)類型 IS 說明部分說明部分 BEGIN 順序語句順序語句 END FUNCTION 函數(shù)名；函數(shù)名；六、函數(shù)和函數(shù)調(diào)用六、函數(shù)和函數(shù)調(diào)用 參數(shù)表用于定義輸入值，只

42、能是信號或常量參數(shù)表用于定義輸入值，只能是信號或常量 ，并且無須指定，并且無須指定工作模式工作模式 。RETURN 數(shù)據(jù)類型數(shù)據(jù)類型指的是返回值數(shù)據(jù)類型。指的是返回值數(shù)據(jù)類型。 說明部分是對函數(shù)體內(nèi)的用到的數(shù)據(jù)類型、常量、變量等作說明部分是對函數(shù)體內(nèi)的用到的數(shù)據(jù)類型、常量、變量等作局部說明。局部說明。 順序語句用以完成規(guī)定算法或各種轉(zhuǎn)換等。函數(shù)被調(diào)用時，順序語句用以完成規(guī)定算法或各種轉(zhuǎn)換等。函數(shù)被調(diào)用時，執(zhí)行的就是這部分語句。執(zhí)行的就是這部分語句。 函數(shù)調(diào)用函數(shù)調(diào)用 函數(shù)調(diào)用與過程調(diào)用相似，差異是函數(shù)的參量只能是輸入值，函數(shù)調(diào)用與過程調(diào)用相似，差異是函數(shù)的參量只能是輸入值，并且返回一個指定數(shù)據(jù)

43、類型的值。并且返回一個指定數(shù)據(jù)類型的值。例：例：ENTITY FUNC IS PORT(A；IN BIT_VECTOR0 TO 2）；）； M：OUT BIT_VECTOR（ 0 TO 2）；）；END FUNC1；ARCHITECTURE ART OF FUNC IS FUNCTION SAMX，Y，Z：BITRETURN BIT IS BEGIN RETURNX AND YOR Z； END FUNCTION SAM； BEGIN PROCESSA） BEGIN M0）=SAMA0），），A1），），A2）；）； M1）=SAMA2），），A0），），A1）；）； M2）=SAMA1），）

44、，A2），），A0）；）； END PROCESS；END ART；RETURN 表達式表達式；返回語句只能用于子程序過程、函數(shù)中，結(jié)束子程序的執(zhí)行。返回語句只能用于子程序過程、函數(shù)中，結(jié)束子程序的執(zhí)行。 RETURN格式，只能用于過程，只是結(jié)束過程，不返回任何值。格式，只能用于過程，只是結(jié)束過程，不返回任何值。 RETURN 表達式表達式格式，只能用于函數(shù)，必須返回一個值。表格式，只能用于函數(shù)，必須返回一個值。表達式提供函數(shù)返回值。達式提供函數(shù)返回值。 函數(shù)至少含一個返回語句，也可以擁有多個返回語句，但調(diào)用時函數(shù)至少含一個返回語句，也可以擁有多個返回語句，但調(diào)用時只能有一個返回語句將值帶出。

45、只能有一個返回語句將值帶出。 七、返回語句七、返回語句RETURN） 例例1： 在一過程定義中在一過程定義中,完成一個完成一個RS觸發(fā)器的功能。觸發(fā)器的功能。PROCEDURE RSSIGNAL S，R：IN STD_LOGOC； SIGNAL Q，NQ：INOUT STD_LOGOC） ISBEGIN IFS=1 AND R=1）THEN REPORT “FORBIDDEN STSTE：S AND R ARE EQUAL TO 1 ”； RETURN ELSE Q=S AND NQ AFTER 5 ns; NQ=S AND Q AFTER 5 ns; END IF；END PROCEDURE

46、 RS；例例2： FUNCTION OPT(A，B，OPT：STD_LOGIC） RETURN STD_LOGIC ISBEGIN IFOPR=1）THEN RETURUA AND B）；）； ELSE RETURNA OR B）；）； END IF；END FUNCTION OPR；說明：此函數(shù)功能是：當說明：此函數(shù)功能是：當OPR為高電平時，返回為高電平時，返回A AND B的值；當?shù)闹担划擮PR為低電平時，返回為低電平時，返回A OR B的值。的值。REN_VALUABOPR函數(shù)函數(shù)OPT的電路結(jié)構(gòu)圖的電路結(jié)構(gòu)圖ASSERT 條件條件REPORT報告信息報告信息SEVERITY出錯級別出

47、錯級別；斷言語句主要用于程序仿真，調(diào)試中的人斷言語句主要用于程序仿真，調(diào)試中的人-機會話。綜合器通常機會話。綜合器通常忽略此語句。忽略此語句。ASSERT語句判斷指定的條件是否為語句判斷指定的條件是否為TRUE，如果為，如果為FALSE則報則報告錯誤。告錯誤。報告信息：必須是用報告信息：必須是用“ ”括起來的字符串類型的文字。括起來的字符串類型的文字。出錯級別：必須是出錯級別：必須是SEVERITY_LEVEL類型。類型。REPORT子句默認時，報告信息為子句默認時，報告信息為Assertion Violation，即違，即違背斷言條件。背斷言條件。若若SEVERITY子句默認，默認出錯級別為

48、子句默認，默認出錯級別為error。任何并行斷言語句任何并行斷言語句(ASSERT)都對應(yīng)等價一個被動進程語句。都對應(yīng)等價一個被動進程語句。并行斷言語句并行斷言語句ASSERT的條件以靜態(tài)表達式定義時，這個斷言的條件以靜態(tài)表達式定義時，這個斷言語句等價于一個無敏感信號的以語句等價于一個無敏感信號的以WAIT語句結(jié)尾的進程。語句結(jié)尾的進程。八、并行斷言語句八、并行斷言語句(ASSERT)例：例：ASSERT NOT (S=1 AND R=1)REPORT BOTH VALUES OF SIGNALS S AND R ARE EQUA TO1SEVERITY ERROR；注意：如果出現(xiàn)注意：如果出

49、現(xiàn)SEVERITY子句，則該子句一定要指定一個類型子句，則該子句一定要指定一個類型為為SEVERITY_LEVEL的值。的值。SEVERITY_LEVEL共有如共有如下四種可能的值：下四種可能的值：NOTE注意）：可以用在仿真時傳遞信息。注意）：可以用在仿真時傳遞信息。WARNING警告）：用在非平常的情形，此時仿真過程仍可繼警告）：用在非平常的情形，此時仿真過程仍可繼續(xù)，但結(jié)果可能是不可預(yù)知的。續(xù)，但結(jié)果可能是不可預(yù)知的。ERROR錯誤）：用在仿真過程繼續(xù)執(zhí)行下去已經(jīng)不可能的情錯誤）：用在仿真過程繼續(xù)執(zhí)行下去已經(jīng)不可能的情況。況。FAILURE失?。河迷诎l(fā)生了致命錯誤，仿真過程必須立即失敗

50、）：用在發(fā)生了致命錯誤，仿真過程必須立即停止的情況。停止的情況。COMPONENT 元件名元件名 GENERIC類屬表）類屬表） PORT元件端口名表）元件端口名表）END COMPONENT ；九、元件調(diào)用語句（九、元件調(diào)用語句（ COMPONENT ） 該語句可用于該語句可用于ARCHITECTURE，PACKAGE，Block的說明的說明部分。部分。 元件調(diào)用語句又稱元件定義語句，其作用是對設(shè)計實體進行元件調(diào)用語句又稱元件定義語句，其作用是對設(shè)計實體進行封裝，只留出界面的接口芯片的引腳）。封裝，只留出界面的接口芯片的引腳）。 元件名就是封裝元件名就是封裝芯片的名字。芯片的名字。 在該語句

51、中間可以有在該語句中間可以有GENERIC語句和語句和PORT語句。語句。 GENERIC語句用于該元件參數(shù)的代入或賦值。語句用于該元件參數(shù)的代入或賦值。 PORT語句用于該元件的輸入、輸出端口信號的規(guī)定語句用于該元件的輸入、輸出端口信號的規(guī)定 。元件。元件端口名表列出對外通信的各端口名芯片的各引腳名）。端口名表列出對外通信的各端口名芯片的各引腳名）。 標號名：元件名標號名：元件名 PORT MAP（ 元件端口名元件端口名連接實體端口名，連接實體端口名，）；）； 十、端口映射語句十、端口映射語句PORT MAP） 端口映射語句的作用是為元件配上指定的插座。標號名就是插端口映射語句的作用是為元件

52、配上指定的插座。標號名就是插座名，元件名是由座名，元件名是由COMPONENT語句定義的。語句定義的。 PORT MAP是端口映射的意思。其中的元件端口名是指芯片是端口映射的意思。其中的元件端口名是指芯片的引腳；連接實體端口名是指插座的引腳。符號的引腳；連接實體端口名是指插座的引腳。符號“”表示表示兩腳相連。兩腳相連。 端口映射的表達方式有兩種：一種是名字關(guān)聯(lián)方式，另一種是端口映射的表達方式有兩種：一種是名字關(guān)聯(lián)方式，另一種是位置關(guān)聯(lián)方式。位置關(guān)聯(lián)方式。 在元件的調(diào)用過程中，在元件的調(diào)用過程中， COMPONENT語句和語句和PORT MAP語語句都必須存在。句都必須存在。 參數(shù)傳遞語句參數(shù)傳

53、遞語句GENERIC ） GENERIC （ 常數(shù)名：數(shù)據(jù)類型常數(shù)名：數(shù)據(jù)類型：設(shè)定值：設(shè)定值 ； 常數(shù)名：數(shù)據(jù)類型常數(shù)名：數(shù)據(jù)類型：設(shè)定值：設(shè)定值 ； ）；）；十一、參數(shù)傳遞和參數(shù)映射語句十一、參數(shù)傳遞和參數(shù)映射語句注：注： GENERIC語句在第一章的幻燈中已作過詳細的介紹，在語句在第一章的幻燈中已作過詳細的介紹，在此不再重復(fù)。此不再重復(fù)。 參數(shù)映射語句參數(shù)映射語句GENERIC MAP ） 標號名：元件名標號名：元件名 GENERIC MAP實參實參1，實參，實參2，實參實參N）；）； GENERIC MAP的作用就是參數(shù)映射，其中的標號名和元件名的作用就是參數(shù)映射，其中的標號名和元件名

54、與與PORT MAP中的含義一樣，中的含義一樣， 實參實參1，實參，實參2，實參實參N指的是實際參數(shù)值，映射的表達方式指的是實際參數(shù)值，映射的表達方式采用位置關(guān)聯(lián)方式。采用位置關(guān)聯(lián)方式。例例1：設(shè)計圖示的：設(shè)計圖示的VHDL描述程序。描述程序。A1U1U2Z1U3B1C1D1ABABABCCCS1S2ND2ND2ND2方法：方法： 首先完成一個首先完成一個2輸入與非門的設(shè)計，然后用輸入與非門的設(shè)計，然后用COMPONENT語語句和句和PORT MAP語句對該元件進行調(diào)用。語句對該元件進行調(diào)用。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY ND2

55、 IS PORTA，B：IN STD_LOGIC； C：OUT STD_LOGIC）；）；END ND2；ARCHITECTURE ARTND2 OF ND2 IS BEGIN CC1，C = S2，B = D1）；）；-名字關(guān)聯(lián)方式名字關(guān)聯(lián)方式 U3：ND2 PORT MAPS1，S2，C = Z1）；）； -混合關(guān)聯(lián)方式混合關(guān)聯(lián)方式END ARCHITECTURE ARTORD41 ；A1U1U2Z1U3B1C1D1ABABABCCCS1S2ND2ND2ND2ENTITY and2 IS GENERIC (rise，fall： TIME)；-參數(shù)類型說明參數(shù)類型說明 PORT (a，b：

56、IN BIT； C： OUT BIT)；END and2；ARCHITECTURE generic_example OF and2 IS SIGNAL d： BIT； BEGIN d = a and b； C AI），），Y=BI）；）；END GENERATE GEN；例例1：用生存語句產(chǎn)生：用生存語句產(chǎn)生8個相同的電路塊。個相同的電路塊。A0COMPINPUTOUTPUTB0A1COMPINPUTOUTPUTB1A7COMPINPUTOUTPUTB7RANGE是預(yù)定義的屬性函數(shù)，是預(yù)定義的屬性函數(shù)，在此對信號在此對信號A的元素排序按指的元素排序按指定要求約束（定要求約束（ 0 TO 7 ）

57、。）。另外有另外有REVERSE_RANGE屬屬性函數(shù)，元素排序按逆序排列。性函數(shù)，元素排序按逆序排列。例例2：8位三態(tài)鎖存器位三態(tài)鎖存器74LS373的設(shè)計。通過元件的調(diào)用和的設(shè)計。通過元件的調(diào)用和FORGENERATE語句進行描述。語句進行描述。 74LS373引腳功能引腳功能: D1D8為數(shù)據(jù)輸入端；為數(shù)據(jù)輸入端； Q1Q8為數(shù)據(jù)輸出端；為數(shù)據(jù)輸出端； OEN為輸出使能端，若為輸出使能端，若OEN=1，則，則Q8Q1的輸出為高阻態(tài)，的輸出為高阻態(tài)，若若OEN=0，則，則Q8Q1的輸出為保存在鎖存器中的信號值；的輸出為保存在鎖存器中的信號值； G為數(shù)據(jù)鎖存控制端，若為數(shù)據(jù)鎖存控制端，若G=

58、1，D8D1輸入端的信號進入輸入端的信號進入74LS373中的中的8位鎖存器中，若位鎖存器中，若G =0，74LS373中的中的8位鎖存位鎖存器將保持原先鎖入的信號值不變。器將保持原先鎖入的信號值不變。74LS373D8D7D6D5D4D3D2D1OENGQ8Q7Q6Q5Q4Q3Q2Q1 74LS373內(nèi)部邏輯結(jié)構(gòu)內(nèi)部邏輯結(jié)構(gòu):OENLATCHLATCHLATCHLATCHLATCHLATCHLATCHLATCHQ QQ QQ QQ QQ QQ QQ QQ QENAD DENAD DDENADDENADDENADDENADDENADDENADGD8D7D6D5D4D3D2D1OT11OT11O

59、T11OT11OT11OT11OT11Q8Q7Q6Q5Q4Q3Q2Q1OT11LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY LATCH IS PORT(D：IN STD_LOGIC； ENA：IN STD_LOGIC； Q：OUT STD_LOGIC)；END ENTITY LATCH；ARCHITECTURE ONE OF LATCH ISSIGNA S0： STD_LOGIC； BEGIN PROCESS(D，ENA) IS BEGIN IF ENA=1 THEN S0=D； END IF； Q=S0； END PROCESS；END ARCHITECTURE ONE； 一位鎖存器一位鎖存器LATCH的邏輯描述的邏輯描述OENLATCHLATCHLATCHLATCHLATCHLATCHLATCHLATCHQ QQ QQ QQ QQ