組合邏輯電路的分析和設(shè)計(jì)ppt課件

1、3.1 3.1 組合邏輯電路的分析和設(shè)組合邏輯電路的分析和設(shè)計(jì)計(jì)3.2 3.2 常用組合邏輯電路常用組合邏輯電路3.3 3.3 組合邏輯電路中的競(jìng)爭與冒險(xiǎn)組合邏輯電路中的競(jìng)爭與冒險(xiǎn)概述概述 組合邏輯電路概念組合邏輯電路概念輸入：輸入：邏輯關(guān)系：邏輯關(guān)系：Yi = Fi (X1、X2、Xn) i = (1、2、m) 組合邏輯電路的結(jié)構(gòu)特點(diǎn)組合邏輯電路的結(jié)構(gòu)特點(diǎn) 電路由邏輯門構(gòu)成，不含記憶元件電路由邏輯門構(gòu)成，不含記憶元件輸出：輸出：X1、X2、XnY1、Y2、Ym 組合邏輯電路任一時(shí)刻的輸出僅僅取決于該時(shí)刻的輸組合邏輯電路任一時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，而與過去的輸入無關(guān)。入，而與過去的輸

2、入無關(guān)。YmXnX1Y1組合邏組合邏輯電輯電 路路第三章 組合邏輯電路概述重點(diǎn)：重點(diǎn)： 組合邏輯電路的概念組合邏輯電路的概念 組合邏輯電路的分析和設(shè)計(jì)與設(shè)計(jì)方法組合邏輯電路的分析和設(shè)計(jì)與設(shè)計(jì)方法 常用組合模塊的功能及應(yīng)用常用組合模塊的功能及應(yīng)用難點(diǎn)：難點(diǎn)： 靈活運(yùn)用模塊進(jìn)行電路設(shè)計(jì)靈活運(yùn)用模塊進(jìn)行電路設(shè)計(jì) 組合電路的競(jìng)爭與冒險(xiǎn)的判斷與消除組合電路的競(jìng)爭與冒險(xiǎn)的判斷與消除第三章 組合邏輯電路概述組合邏輯電路的分析組合邏輯電路的分析組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析寫寫函函數(shù)數(shù)表表達(dá)達(dá)式式簡簡化化函函數(shù)數(shù)式式真真值值表表描描

3、述述電電路路功功能能已已知知組組合合電電路路公式法公式法圖形法圖形法分析步驟分析步驟第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)結(jié)論：電路為少數(shù)服從多數(shù)電路，結(jié)論：電路為少數(shù)服從多數(shù)電路， 稱表決電路。稱表決電路。解：（解：（1邏輯表達(dá)式邏輯表達(dá)式（2列真值表列真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表真值表ACBCABF （3分析電路的邏輯功能分析電路的邏輯功能多數(shù)輸入變量為多數(shù)輸入變量為1，輸出，輸出F為為1；多數(shù)輸入變量為多數(shù)輸入變量為0，輸出，輸出 F為為0例例1 1：試分析圖所示邏

4、輯電路的功能。：試分析圖所示邏輯電路的功能。ABBCACACBCAB 第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)例例2 2：試分析圖示邏輯電路的功能。：試分析圖示邏輯電路的功能。（2列真值表列真值表解：（解：（1寫寫 表達(dá)式表達(dá)式010BBG121BBG232BBG33BG 第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)自然二進(jìn)制碼自然二進(jìn)制碼格雷碼格雷碼 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0

5、1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2） 列真值表列真值表自然二進(jìn)制碼至格雷碼自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路。的轉(zhuǎn)換電路。B3B2B1B0G3G2G1G00 0 0 00 0 0 0（3 3邏輯功能邏輯功能（1 1表達(dá)式表達(dá)式010BBG121BBG232BBG33BG 第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)留意：利用此式時(shí)對(duì)碼位序號(hào)大于留意：利用此式時(shí)對(duì)碼位序號(hào)

6、大于n-1的位應(yīng)按的位應(yīng)按0處理，處理，如本例碼位的最大序號(hào)如本例碼位的最大序號(hào)i = 3，故，故B4應(yīng)為應(yīng)為0，才能得到正確，才能得到正確的結(jié)果。的結(jié)果。推廣到一般，將推廣到一般，將n位自然二進(jìn)制碼轉(zhuǎn)換成位自然二進(jìn)制碼轉(zhuǎn)換成n位格雷碼位格雷碼 Gi = Bi Bi+1 （i = 0、1、2、 n-1）01012123233BBGBB GBBGBG自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的設(shè)計(jì)設(shè)計(jì)步驟設(shè)計(jì)步驟列列真真值值表表簡簡化化函函數(shù)數(shù)式式畫畫邏邏輯輯圖圖實(shí)實(shí)際際邏邏輯輯問問題題公式法公式法圖形法圖形法表達(dá)式變換表

7、達(dá)式變換根據(jù)設(shè)計(jì)所用根據(jù)設(shè)計(jì)所用芯片要求芯片要求第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)例例1在舉重比賽中，有在舉重比賽中，有3名裁判，其中名裁判，其中1名為主裁判。當(dāng)有兩名為主裁判。當(dāng)有兩名以上裁判其中必須有名以上裁判其中必須有1名主裁判認(rèn)為運(yùn)動(dòng)員舉杠鈴合格名主裁判認(rèn)為運(yùn)動(dòng)員舉杠鈴合格，就按動(dòng)電鈕，可發(fā)出成績有效的信號(hào)。請(qǐng)?jiān)O(shè)計(jì)該組合邏輯，就按動(dòng)電鈕，可發(fā)出成績有效的信號(hào)。請(qǐng)?jiān)O(shè)計(jì)該組合邏輯電路。電路。（1作出邏輯規(guī)定：作出邏輯規(guī)定：輸入：合格為輸入：合格為1，不合格為，不合格為0輸出：成績有效為輸出：成績有效為1，無效為，無效為0 （2列出真值表列出真值表 A B C L 0 0

8、00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 00000111 ABAC（3 3求邏輯函數(shù)表達(dá)式求邏輯函數(shù)表達(dá)式L=AB+AC第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)（4畫出邏輯電路圖畫出邏輯電路圖 1BCAY BCAY（5化成化成“與非式與非式ACABACABY第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)例例2 2：試將：試將8421BCD8421BCD碼轉(zhuǎn)換成余碼轉(zhuǎn)換成余3BCD3BCD碼碼 輸入輸入 8421碼碼 輸出余輸出余3碼碼 B3 B2 B1 B0 E3 E2 E 1 E0（2畫卡諾圖畫卡諾圖解：（解：（1列真值表列真值表 0 0

9、0 0 0 0 0 1 11 0 0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 0100 01 11 10001110B1B0B3B211111E E3 30100 01 11 10001110B1B0B3B2111

10、11E E2 20100 01 11 10001110B1B0B3B211111E E1 10100 01 11 10001110B1B0B3B211111E E0 0第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)（3 3邏輯表達(dá)式邏輯表達(dá)式0100 01 11 10001110B1B0B3B211111E E2 20100 01 11 10001110B1B0B3B211111E E1 10100 01 11 10001110B1B0B3B211111E E0 0E E3 30100 01 11 10001110B1B0B3B211111120233BBBBBE01212022BBBB

11、BBBE01011BBBBE00BE第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)000101101212022120233BEBBBBEBBBBBBBEBBBBBE（4電路圖電路圖（3 3邏輯表達(dá)式邏輯表達(dá)式8421BCD碼余3碼第三章 組合邏輯電路3.1 組合邏輯電路的分析和設(shè)計(jì)第三章 組合邏輯電路3.2 常用 組合邏輯電路二進(jìn)制代碼二進(jìn)制代碼某種控制信息、符號(hào)等某種控制信息、符號(hào)等編編 碼碼編碼器編碼器 把每一輸入信號(hào)把每一輸入信號(hào)轉(zhuǎn)化為對(duì)應(yīng)的編碼，轉(zhuǎn)化為對(duì)應(yīng)的編碼，這種組合邏輯電路稱這種組合邏輯電路稱為編碼器。為編碼器。 第三章 組合邏輯電路3.2 常用 組合邏輯電路編碼器編碼器

12、 有一鍵盤輸入電路，一共有有一鍵盤輸入電路，一共有8個(gè)按鍵，鍵按下時(shí)，對(duì)個(gè)按鍵，鍵按下時(shí)，對(duì)應(yīng)的輸入信號(hào)為高電平。應(yīng)的輸入信號(hào)為高電平。 編碼器的作用就是把每一個(gè)鍵信號(hào)轉(zhuǎn)化成相應(yīng)的編碼編碼器的作用就是把每一個(gè)鍵信號(hào)轉(zhuǎn)化成相應(yīng)的編碼（鍵碼）。（鍵碼）。 編碼器K0V CCY2I0K7K1I7I1Y1Y0鍵碼第三章 組合邏輯電路3.2 常用 組合邏輯電路二進(jìn)制編碼器二進(jìn)制編碼器真值表：真值表： I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1

13、0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 654321077543210676542103765431021IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY假設(shè)任何時(shí)刻假設(shè)任何時(shí)刻有且只有一個(gè)有且只有一個(gè)輸入信號(hào)有效輸入信號(hào)有效邏輯表達(dá)式：邏輯表達(dá)式： 654321077543210676432105765321042IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY654321077643210576542103765

14、432010IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY第三章 組合邏輯電路3.2 常用 組合邏輯電路以此類推：以此類推： 令令 代入代入Y2的表達(dá)式就得到：的表達(dá)式就得到：同理同理 65432107IIIIIIIYIX，01YXYX，則滿足則滿足654321065432107IIIIIIIIIIIIIII76432105IIIIIIII 75432106IIIIIIII 76542IIIIY76321IIIIY75310IIIIY定理：若兩個(gè)邏輯變量定理：若兩個(gè)邏輯變量X、Y 同時(shí)滿足同時(shí)滿足X+Y=1、XY=0， 則有則有X=Y。76532104IIIIIIII 第三

15、章 組合邏輯電路3.2 常用 組合邏輯電路思索：當(dāng)有兩個(gè)輸入信號(hào)同時(shí)有效時(shí)，如思索：當(dāng)有兩個(gè)輸入信號(hào)同時(shí)有效時(shí)，如I2和和I4同時(shí)有同時(shí)有效時(shí)，將出現(xiàn)什么情況？效時(shí)，將出現(xiàn)什么情況？1Y21Y01Y1I1I2I3I4I5I6I776542IIIIY76321IIIIY75310IIIIY第三章 組合邏輯電路3.2 常用 組合邏輯電路優(yōu)先編碼器：對(duì)輸入信號(hào)規(guī)定不同的優(yōu)先級(jí)，當(dāng)有多個(gè)信號(hào)優(yōu)先編碼器：對(duì)輸入信號(hào)規(guī)定不同的優(yōu)先級(jí)，當(dāng)有多個(gè)信號(hào)同時(shí)有效時(shí)，只對(duì)優(yōu)先級(jí)高的信號(hào)進(jìn)行編碼。同時(shí)有效時(shí)，只對(duì)優(yōu)先級(jí)高的信號(hào)進(jìn)行編碼。 真值表真值表0 0 00 0 00 0 10 0 10 1 00 1 00 1

16、10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 10 1 1 1 1 1 1 10 1 1 1 1 1 1 1 I0 I1 I2 I3 I4 I5 I6 I7 Y2Y1 Y0第三章 組合邏輯電路3.2 常用 組合邏輯電路優(yōu)先編碼器優(yōu)先編碼器74LS14874LS148邏輯函數(shù)表達(dá)式邏輯函數(shù)表達(dá)式 765476547657672II

17、IIIIIIIIIIIIY76542IIIIY542543671IIIIIIIIY64216436570IIIIIIIIIIY765432765437671IIIIIIIIIIIIIIY54254367IIIIIIII6421643657IIIIIIIIII76543217654376570IIIIIIIIIIIIIIIIY利用公式利用公式A+AB=A+B第三章 組合邏輯電路3.2 常用 組合邏輯電路YS=I0 I1I7 S YEX=I0 I1I7 S S 使能使能輸入輸入邏輯圖邏輯圖 1S&YEX&YSI0&111Y0Y2Y11111111111I2I3I4I1I7I6I5第三章 組合邏輯電

18、路3.2 常用 組合邏輯電路簡化邏輯符號(hào)簡化邏輯符號(hào)邏輯符號(hào)邏輯符號(hào) 123456ABCD654321DCBATitleNumberRevisionSizeBDate:10-Oct-2003Sheet of File:G:現(xiàn)代電路技術(shù)數(shù)字部分?jǐn)?shù)字電路基礎(chǔ)知識(shí)MSI.DdbDrawn By:HPRI/BIN1/Z112/Z123/Z134/Z145/Z156/Z167/Z17 0/Z10SEN/V180211YSYEXY0Y1Y2101112131415161718國標(biāo)符號(hào)國標(biāo)符號(hào)第三章 組合邏輯電路3.2 常用 組合邏輯電路：輸入，低電平有效。：輸入，低電平有效。：編碼輸出端：編碼輸出端：使能

19、輸入端：使能輸入端：使能輸出端，：使能輸出端，：擴(kuò)展輸出端，：擴(kuò)展輸出端，I0 I7 Y2Y0 SS=0時(shí)，允許編碼；時(shí)，允許編碼； S1時(shí)，禁止編碼時(shí)，禁止編碼YSYEXYS =0,表示無輸入信號(hào)表示無輸入信號(hào)YEX=0，表示有輸入信號(hào)，表示有輸入信號(hào)SSIIIY710EXSIIIY710S引腳功能說明引腳功能說明 第三章 組合邏輯電路3.2 常用 組合邏輯電路（1單片使用，單片使用，S 端應(yīng)接地。端應(yīng)接地。 無編碼時(shí)無編碼時(shí)YS=0YS=0；有編碼時(shí)有編碼時(shí)YS=1YS=1。懸空懸空 輸入信號(hào)輸入信號(hào)編碼輸出編碼輸出第三章 組合邏輯電路3.2 常用 組合邏輯電路優(yōu)先編碼器優(yōu)先編碼器74LS

20、14874LS148的應(yīng)用的應(yīng)用（2 2級(jí)聯(lián)使用級(jí)聯(lián)使用 用兩片用兩片74LS14874LS148構(gòu)成構(gòu)成1616線線44線優(yōu)先編碼器。線優(yōu)先編碼器。 高優(yōu)先級(jí)高優(yōu)先級(jí)低優(yōu)先級(jí)低優(yōu)先級(jí)有效有效1111000011111第三章 組合邏輯電路3.2 常用 組合邏輯電路（2 2級(jí)聯(lián)使用級(jí)聯(lián)使用 用兩片用兩片74LS14874LS148構(gòu)成構(gòu)成1616線線44線優(yōu)先編碼器。線優(yōu)先編碼器。 高優(yōu)先級(jí)高優(yōu)先級(jí)低優(yōu)先級(jí)低優(yōu)先級(jí)有效有效1111000001011第三章 組合邏輯電路3.2 常用 組合邏輯電路某種編碼某種編碼某種控制信息、符號(hào)等某種控制信息、符號(hào)等譯譯 碼碼譯碼器譯碼器 把某種編碼轉(zhuǎn)化把某種編碼

21、轉(zhuǎn)化為對(duì)應(yīng)的信息，這種為對(duì)應(yīng)的信息，這種組合邏輯電路稱為譯組合邏輯電路稱為譯碼器。碼器。 譯碼器常分為二進(jìn)制譯碼器、譯碼器常分為二進(jìn)制譯碼器、BCD譯碼器、譯碼器、顯示譯碼器顯示譯碼器第三章 組合邏輯電路3.2 常用 組合邏輯電路譯譯 碼碼 器器譯碼輸入：譯碼輸入：n n位二進(jìn)制代碼位二進(jìn)制代碼譯碼輸出：譯碼輸出：m m位輸出信號(hào)位輸出信號(hào)m=2nm=2n譯碼規(guī)則：對(duì)應(yīng)輸入的一組二進(jìn)制代碼有且僅有一個(gè)輸譯碼規(guī)則：對(duì)應(yīng)輸入的一組二進(jìn)制代碼有且僅有一個(gè)輸出端為有效電平，其余輸出端為相反電平出端為有效電平，其余輸出端為相反電平第三章 組合邏輯電路3.2 常用 組合邏輯電路二進(jìn)制譯碼器二進(jìn)制譯碼器1.

22、1.真值表真值表 1 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 0 1 1 1 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 A1 A0 2. 邏輯函數(shù)表達(dá)式邏輯函數(shù)表達(dá)式 0124AAAY 0121AAAY 0122AAAY 0127AAAY 0120AAAY 0125AAAY 0126AAAY 0123AAAY 第三章

23、組合邏輯電路3.2 常用 組合邏輯電路二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS138思索：輸入電路中為什么用了思索：輸入電路中為什么用了6 6只反相器？使能控制端的只反相器？使能控制端的作用？作用？3.3.邏輯電路圖邏輯電路圖 &1A2A1A0&Y7Y6&Y5&Y4&Y3&Y2&Y1&Y011111&1E2E1E3E第三章 組合邏輯電路3.2 常用 組合邏輯電路1234ABCD4321DCBATitleNumberRevisionSizeBDate:26-Aug-2000Sheet of File:D:T_sdnt_sdn52101.schDrawn By:71Y(4)16(5)1Y(6

24、)115(3)11Y(2)114(1)1Y(7)13(9)E1Y(10)312(11)1Y(12)E&1(13)2&Y(14)&0(15)E&Y1&2&EN&A&(C)(b)&1&(a)&A&7&0G&AG0&BIN/OCT1234567A00021&ENA1A21EE2E3DX1234567A00021&A1A21EE2E3G07邏輯符號(hào)邏輯符號(hào) 國標(biāo)符號(hào)國標(biāo)符號(hào)簡化邏輯符號(hào)簡化邏輯符號(hào)第三章 組合邏輯電路3.2 常用 組合邏輯電路由由74LS138譯碼器構(gòu)成的數(shù)據(jù)分配器譯碼器構(gòu)成的數(shù)據(jù)分配器 0 00 00 01 10 00 00 01 10 01 11 10 00 00 01 11 10

25、 01 10 01 11 11 11 11 1思索：為什么數(shù)據(jù)從思索：為什么數(shù)據(jù)從E2 E2 輸入？輸入？ 由總線來的數(shù)字信號(hào)輸送到不同的下級(jí)電路中去。由總線來的數(shù)字信號(hào)輸送到不同的下級(jí)電路中去。 第三章 組合邏輯電路3.2 常用 組合邏輯電路二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS138的應(yīng)用的應(yīng)用 邏輯函數(shù)最小項(xiàng)發(fā)生器邏輯函數(shù)最小項(xiàng)發(fā)生器 如果將一邏輯函數(shù)的輸入變量加到譯碼器的譯碼輸入端，如果將一邏輯函數(shù)的輸入變量加到譯碼器的譯碼輸入端，則譯碼輸出的每一個(gè)輸出端都對(duì)應(yīng)一個(gè)邏輯函數(shù)的最小項(xiàng)。則譯碼輸出的每一個(gè)輸出端都對(duì)應(yīng)一個(gè)邏輯函數(shù)的最小項(xiàng)。 輸入變量輸入變量m0ABCCBACBACB

26、ACBACBACBACBACBAm1m2m3m4m5m6m7第三章 組合邏輯電路3.2 常用 組合邏輯電路例例 用譯碼器實(shí)現(xiàn)組合邏輯電路用譯碼器實(shí)現(xiàn)組合邏輯電路F1A,B,C）=m(0,2,4,6) CABCBACBACBAmCBAF6 , 4 , 2 , 0,1CABCBACBACBA6420YYYY第三章 組合邏輯電路3.2 常用 組合邏輯電路1. 七段七段LED數(shù)碼管的結(jié)構(gòu)及顯示原理數(shù)碼管的結(jié)構(gòu)及顯示原理 LED數(shù)碼管有兩種結(jié)構(gòu)：共陰和共陽，共陰數(shù)碼管的外數(shù)碼管有兩種結(jié)構(gòu)：共陰和共陽，共陰數(shù)碼管的外形和內(nèi)部結(jié)構(gòu)為：形和內(nèi)部結(jié)構(gòu)為： 123456ABCD654321DCBATitleNum

27、berRevisionSizeBDate:15-Aug-2002Sheet of File:D:數(shù) 電 講 稿 -賈 立 新 徐 海 軍 BEIKE.DDBDrawn By:abfecdg9ab6COM810gdp725314fcdpCOMeda7b6c4d2e1f9g10dp5COM3,8數(shù)碼管外形 及引腳數(shù)碼管內(nèi)部結(jié)構(gòu)123456ABCD654321DCBATitleNumberRevisionSizeBDate:15-Aug-2002Sheet of File:D:數(shù) 電 講 稿 -賈 立 新 徐 海 軍 BEIKE.DDBDrawn By:abfecdg9ab6COM810gdp725

28、314fcdpCOMeda7b6c4d2e1f9g10dp5COM3,8數(shù)碼管外形 及引腳數(shù)碼管內(nèi)部結(jié)構(gòu)第三章 組合邏輯電路3.2 常用 組合邏輯電路顯示譯碼器顯示譯碼器2. 顯示原理顯示原理 七段七段LED數(shù)碼管中的數(shù)碼管中的ag實(shí)際上為發(fā)光二極管，利用點(diǎn)實(shí)際上為發(fā)光二極管，利用點(diǎn)亮其中某幾段來構(gòu)成亮其中某幾段來構(gòu)成09字形。如字形。如 當(dāng)當(dāng)af=1 ，g=0時(shí)，顯示字形時(shí)，顯示字形0當(dāng)當(dāng)b=c=1，a=d=e=f=g=0時(shí)，顯示字形時(shí)，顯示字形1當(dāng)當(dāng)a=b=d=e=g=1，c=f=0時(shí)，顯示字形時(shí)，顯示字形20a ab bd dc ce ef f1c cb b2b ba ag ge ed

29、d第三章 組合邏輯電路3.2 常用 組合邏輯電路3. 顯示譯碼器的邏輯功能顯示譯碼器的邏輯功能 顯示譯碼器abcdfegACBD8421BCD8421BCD碼碼七段顯示碼七段顯示碼第三章 組合邏輯電路3.2 常用 組合邏輯電路4. 真值表真值表 A B C D a b c d e f g 字字 型型 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 0 1 1 1 1 1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1

30、 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 1 1 10 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 0 0 0 0 0 0 0 0 0123456789消消 隱隱消消 隱隱消消 隱隱消消 隱隱消消 隱隱 消消 隱隱 思考題：根據(jù)真思考題：根據(jù)真值表，推導(dǎo)出值表，推導(dǎo)出a、b、c、d、e、f、g的邏輯表達(dá)式。的邏輯表達(dá)式。 第三章 組合邏輯電路3.2 常用 組合邏輯電路D、C、B、

31、A ：BCD碼輸入信號(hào)碼輸入信號(hào)ag：譯碼輸出，高電平有效：譯碼輸出，高電平有效BI 熄滅信號(hào)輸入熄滅信號(hào)輸入低電平時(shí)，輸出低電平時(shí)，輸出ag均為高電平全滅）；均為高電平全滅）；低電平時(shí)，不論低電平時(shí)，不論DA狀態(tài)如何，狀態(tài)如何，ag七段全亮。七段全亮。LT：試燈信號(hào)輸入。：試燈信號(hào)輸入。BCDBCD七段譯碼器七段譯碼器/ /驅(qū)動(dòng)器驅(qū)動(dòng)器CD4511CD4511第三章 組合邏輯電路3.2 常用 組合邏輯電路顯示譯碼器顯示譯碼器74LS4774LS47數(shù)據(jù)選擇器數(shù)據(jù)選擇器Multiplexer,MUX） 數(shù)據(jù)選擇器功能是將多路信號(hào)有選擇地送到一條輸出總數(shù)據(jù)選擇器功能是將多路信號(hào)有選擇地送到一條輸

32、出總線上去。線上去。數(shù)據(jù)輸出數(shù)據(jù)輸出地址碼地址碼 多多路路數(shù)數(shù)據(jù)據(jù)輸輸入入究竟選擇哪一路數(shù)據(jù)輸出由究竟選擇哪一路數(shù)據(jù)輸出由A1、A0兩位地址碼決定兩位地址碼決定。第三章 組合邏輯電路3.2 常用 組合邏輯電路數(shù)據(jù)選擇器數(shù)據(jù)選擇器1. 真值表真值表(把把A1A0和和Dii=03當(dāng)作輸入，當(dāng)作輸入，Y為輸出為輸出)： A1 A0 Di Y 0 0 0 0 0 1 0 1 0 0 1 11 0 01 0 11 1 01 1 1010101012. 邏輯函數(shù)表達(dá)式：邏輯函數(shù)表達(dá)式： 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 F =201DAA101DAA001DAA301DAA第三章 組合邏輯電路3.2 常用 組

33、合邏輯電路雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153 第三章 組合邏輯電路3.2 常用 組合邏輯電路8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151 F =2012DAAA1012DAAA0012DAAA4012DAAA5012DAAA3012DAAA6012DAAA7012DAAA74LS151的引腳和功能表的引腳和功能表 第三章 組合邏輯電路3.2 常用 組合邏輯電路 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用 用使能端，可將兩片用使能端，可將兩片8選選1數(shù)據(jù)選擇器擴(kuò)展數(shù)據(jù)選擇器擴(kuò)展16選選1數(shù)據(jù)選擇數(shù)據(jù)選擇器。器。第三章 組合邏輯電路3.2 常用 組合邏輯電路例：用例：用8選選1MUX實(shí)現(xiàn)邏輯函數(shù)實(shí)

34、現(xiàn)邏輯函數(shù) 解：解：8選選1 MUX的輸出的輸出Y的表達(dá)式為：的表達(dá)式為： 令令A(yù)2=A，A1=B，A0=C，D0=D1=D3=D5=D6=D7=1，D2=D4=0時(shí)，那么時(shí)，那么 L=Y。 連線圖如右：連線圖如右： 實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù)70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAYABCCABCBABCACBACBACBAL），（第三章 組合邏輯電路3.2 常用 組合邏輯電路301201101001DAADAADAADAAY例：用例：用4選選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù))7 , 6 , 4 ,

35、3 , 1 (),(mCBAF解：解：),(CBAFABCCABCBABCACBA1 ABCBABCACBA4選選1數(shù)據(jù)選擇器的函數(shù)表達(dá)式為：數(shù)據(jù)選擇器的函數(shù)表達(dá)式為： D0 D1 D2 D3“0”BAC“1”D0D1D2D3ENA1A0YF1 1第三章 組合邏輯電路3.2 常用 組合邏輯電路用數(shù)據(jù)選擇器來實(shí)現(xiàn)邏輯函數(shù)時(shí)，應(yīng)注意以下幾點(diǎn)：用數(shù)據(jù)選擇器來實(shí)現(xiàn)邏輯函數(shù)時(shí)，應(yīng)注意以下幾點(diǎn)： 1當(dāng)邏輯函數(shù)的變量個(gè)數(shù)與數(shù)據(jù)選擇器選擇輸入端個(gè)數(shù)相當(dāng)邏輯函數(shù)的變量個(gè)數(shù)與數(shù)據(jù)選擇器選擇輸入端個(gè)數(shù)相等時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)所要實(shí)現(xiàn)的邏輯函數(shù)。等時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)所要實(shí)現(xiàn)的邏輯函數(shù)。 2當(dāng)邏輯函數(shù)

36、的變量個(gè)數(shù)多于數(shù)據(jù)選擇器選擇輸入端數(shù)目當(dāng)邏輯函數(shù)的變量個(gè)數(shù)多于數(shù)據(jù)選擇器選擇輸入端數(shù)目時(shí)，應(yīng)分離出多余變量，將余下的變量分別有序地加到數(shù)時(shí)，應(yīng)分離出多余變量，將余下的變量分別有序地加到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。據(jù)選擇器的數(shù)據(jù)輸入端。 3一個(gè)數(shù)據(jù)選擇器只能用來實(shí)現(xiàn)一個(gè)多輸入變量的單輸出一個(gè)數(shù)據(jù)選擇器只能用來實(shí)現(xiàn)一個(gè)多輸入變量的單輸出邏輯函數(shù)。邏輯函數(shù)。 第三章 組合邏輯電路3.2 常用 組合邏輯電路 數(shù)值比較器就是對(duì)兩個(gè)無符號(hào)二進(jìn)制數(shù)數(shù)值比較器就是對(duì)兩個(gè)無符號(hào)二進(jìn)制數(shù)A、B進(jìn)行比進(jìn)行比較，以判別其大小的組合邏輯電路。較，以判別其大小的組合邏輯電路。 輸入：被比較的數(shù)字；輸出：兩個(gè)數(shù)字比較的比較輸入

37、：被比較的數(shù)字；輸出：兩個(gè)數(shù)字比較的比較結(jié)果，即等于、大于、小于。結(jié)果，即等于、大于、小于。 第三章 組合邏輯電路3.2 常用 組合邏輯電路數(shù)值比較器數(shù)值比較器一位數(shù)值比較器一位數(shù)值比較器 （1根據(jù)題意列出真值表根據(jù)題意列出真值表 A B Y (AB) Y (AB) Y (A=B) 0 00 11 01 100 1001001001（2根據(jù)真值表寫出各輸出的邏輯函數(shù)表達(dá)式根據(jù)真值表寫出各輸出的邏輯函數(shù)表達(dá)式 BAYBA)（BAYBA)（BABABAABBAYBA ）（第三章 組合邏輯電路3.2 常用 組合邏輯電路（3邏輯電路圖邏輯電路圖 ABABA1&A1B1B)BABABAYYY（）（第三章

38、 組合邏輯電路3.2 常用 組合邏輯電路四位數(shù)值比較器四位數(shù)值比較器 四位數(shù)字比較的原理：四位數(shù)字比較的原理： 設(shè)四位數(shù)字為設(shè)四位數(shù)字為A：A3A2A1A0，B：B3B2B1B0， 先比最高位先比最高位A3B3，則，則AB； 最高位相同最高位相同A3=B3，比次高位，比次高位A2B2，則結(jié)果，則結(jié)果AB；各位都相同時(shí)，各位都相同時(shí)，A=B 第三章 組合邏輯電路3.2 常用 組合邏輯電路具有級(jí)聯(lián)輸入的比較器其真值表具有級(jí)聯(lián)輸入的比較器其真值表A3 B3 A2 B2 A1 B1 A0 B0 級(jí)聯(lián)輸入級(jí)聯(lián)輸入I(AB) I(AB）I(A=B) Y (AB) Y (AB) Y (A=B) A3B3 1

39、 0 0 A3B3 0 1 0 A3=B3 A2B2 1 0 0 A3=B3 A2B2 0 1 0 A3=B3 A2=B2 A1B1 1 0 0 A3=B3 A2=B2 A1B1 0 1 0 A3=B3 A2=B2 A1=B1 A0B0 1 0 0 A3=B3 A2=B2 A1=B1 A0B0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 1 00 0 0 A3=B3 A

40、2=B2 A1=B1 A0=B0 0 0 0 1 1 0第三章 組合邏輯電路3.2 常用 組合邏輯電路邏輯表達(dá)式為：邏輯表達(dá)式為： BABABABABABABAIIIBABABABAIIIBABABABABABABABABABABABABABAL)()()()()()()()()()()()()(001122330011223300112233112233223333)(BABAIBABABABAL)()()(00112233)(BABABABABABABAIIIBABABABAIIIBABABABABABABABABABABABABABAL)()()()()()()()()()()(0011

41、22) 3300112233001122) 33112233223333)(第三章 組合邏輯電路3.2 常用 組合邏輯電路例：用兩片例：用兩片4位二進(jìn)制數(shù)值比較器位二進(jìn)制數(shù)值比較器74HC85實(shí)現(xiàn)實(shí)現(xiàn)8位二進(jìn)制數(shù)位二進(jìn)制數(shù)比較比較 。 解：解：第三章 組合邏輯電路3.2 常用 組合邏輯電路用級(jí)聯(lián)法實(shí)現(xiàn)多位數(shù)值比較用級(jí)聯(lián)法實(shí)現(xiàn)多位數(shù)值比較（1半加器真值表半加器真值表（2輸出函數(shù)輸出函數(shù)（3邏輯圖邏輯圖ABCBABABAS（4 4邏輯符號(hào)邏輯符號(hào)輸入輸入 輸出輸出被加數(shù)被加數(shù)A 加數(shù)加數(shù)B 和和S 進(jìn)位進(jìn)位C0 00 00 1 1 01 0 1 01 1 0 1 COCO一位半加器一位半加器第三章

42、 組合邏輯電路3.2 常用 組合邏輯電路加法器加法器思索：如何用思索：如何用“與非門實(shí)現(xiàn)半加器？與非門實(shí)現(xiàn)半加器？BABASBBBAAABA）（）（BABBAAABBABAABBABAABBABAABC 第三章 組合邏輯電路3.2 常用 組合邏輯電路一位全加器一位全加器（1作邏輯規(guī)定作邏輯規(guī)定 A、B為加數(shù)和被加數(shù)，為加數(shù)和被加數(shù)，CI為低位進(jìn)位，為低位進(jìn)位，S、Co為和及為和及向高位進(jìn)位。向高位進(jìn)位。 （2真值表。真值表。 A B CI S CO 0 0 00 0 10 1 00 1 11 0 01 0 1 1 1 0 1 1 10 01 01 00 11 00 10 11 1第三章 組合邏

43、輯電路3.2 常用 組合邏輯電路（2邏輯表達(dá)式邏輯表達(dá)式 CO=AB+BCI+ACI IIIIICBAABCCBACBACBAS（3全加器邏輯電路圖見全加器邏輯電路圖見 教材教材P94，其邏輯符號(hào)為：，其邏輯符號(hào)為： COCISCIBACO第三章 組合邏輯電路3.2 常用 組合邏輯電路 N位加法器位加法器 功能：實(shí)現(xiàn)功能：實(shí)現(xiàn)N位二進(jìn)制數(shù)相加位二進(jìn)制數(shù)相加 按實(shí)現(xiàn)方法分類：串行進(jìn)位加法器、超前進(jìn)位加法器按實(shí)現(xiàn)方法分類：串行進(jìn)位加法器、超前進(jìn)位加法器（1串行進(jìn)位加法器串行進(jìn)位加法器低位全加器進(jìn)位輸出低位全加器進(jìn)位輸出高位全加器進(jìn)位輸入高位全加器進(jìn)位輸入例：用全加器實(shí)現(xiàn)例：用全加器實(shí)現(xiàn)4位二位二進(jìn)

44、制數(shù)相加。進(jìn)制數(shù)相加。留意：留意：CI0=00 0第三章 組合邏輯電路3.2 常用 組合邏輯電路（2超前進(jìn)位加法器超前進(jìn)位加法器進(jìn)位位直接由加數(shù)、被加數(shù)和最低位進(jìn)位位進(jìn)位位直接由加數(shù)、被加數(shù)和最低位進(jìn)位位CI0形成。形成。第三章 組合邏輯電路3.2 常用 組合邏輯電路4位加法器的邏輯符號(hào)位加法器的邏輯符號(hào)加數(shù)加數(shù)被加數(shù)被加數(shù)和和低位進(jìn)位低位進(jìn)位進(jìn)位進(jìn)位第三章 組合邏輯電路3.2 常用 組合邏輯電路 加法器的應(yīng)用加法器的應(yīng)用例：試用四位加法器實(shí)現(xiàn)例：試用四位加法器實(shí)現(xiàn)8421BCD碼至余碼至余3BCD碼的轉(zhuǎn)換。碼的轉(zhuǎn)換。N位加法運(yùn)算、代碼轉(zhuǎn)換、減法器、十進(jìn)制加法位加法運(yùn)算、代碼轉(zhuǎn)換、減法器、十進(jìn)

45、制加法解：余解：余3 3碼比碼比84218421碼多碼多3 3，因此：，因此：第三章 組合邏輯電路3.2 常用 組合邏輯電路競(jìng)爭與冒險(xiǎn)的判斷競(jìng)爭與冒險(xiǎn)的判斷競(jìng)爭與冒險(xiǎn)競(jìng)爭與冒險(xiǎn)冒險(xiǎn)現(xiàn)象的消除冒險(xiǎn)現(xiàn)象的消除3.3 3.3 組合電路中的競(jìng)爭與冒險(xiǎn)組合電路中的競(jìng)爭與冒險(xiǎn)第三章 組合邏輯電路3.3 組合邏輯電路中的競(jìng)爭與冒險(xiǎn)競(jìng)爭：競(jìng)爭：冒險(xiǎn)：冒險(xiǎn)：信號(hào)經(jīng)由不同的途徑到達(dá)某一會(huì)合點(diǎn)的時(shí)間有先有后信號(hào)經(jīng)由不同的途徑到達(dá)某一會(huì)合點(diǎn)的時(shí)間有先有后由于競(jìng)爭而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。由于競(jìng)爭而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。（理想情況）（理想情況）0AALLAA在輸出端產(chǎn)生尖峰干擾在輸出端產(chǎn)生尖峰干擾有競(jìng)爭，不產(chǎn)生冒險(xiǎn)有競(jìng)爭，不產(chǎn)生冒險(xiǎn)AA1&At PD第三章 組合邏輯電路3.3 組合邏輯電路中的競(jìng)爭與冒險(xiǎn)競(jìng)爭與冒險(xiǎn)競(jìng)爭與冒險(xiǎn)（理想情況）（理想情況）1AALLAA在輸出端產(chǎn)生尖峰干擾在