第五章微處理器的硬件特性

1、第五章第五章 微處理器的硬件特性微處理器的硬件特性 (4學(xué)時(shí)學(xué)時(shí)) 第二節(jié)第二節(jié) 總線(xiàn)控制邏輯總線(xiàn)控制邏輯 (2學(xué)時(shí)學(xué)時(shí))退 出第一節(jié)第一節(jié) 8088引腳功能引腳功能(2學(xué)時(shí)學(xué)時(shí)) 知知 識(shí)識(shí) 概概 述述 第一節(jié)第一節(jié) 8088引腳功能引腳功能 8088為40條引線(xiàn)、雙列直插式封裝。它們的40條引線(xiàn)排列如圖5.1所示。8088有最小組態(tài)（單微處理器組成的小系統(tǒng)）和最大組態(tài)（多處理器系統(tǒng)）兩種工作模式，從圖5.1所示，大部分引腳在兩種組態(tài)下功能是一樣的，只有8根引腳的名稱(chēng)及功能不同（24腳31腳）。由于在PC機(jī)內(nèi)，8088工作于最大組態(tài)，所以在引腳功能介紹時(shí)，為了突出重點(diǎn)我們只介紹最大模式的引腳

2、功能。 封裝技術(shù)封裝技術(shù) 退 出5.1.1 8088總線(xiàn)周期概念總線(xiàn)周期概念1. 指令周期： CPU執(zhí)行一條指令的時(shí)間（包括取指令和執(zhí)行完該指令所需的全部時(shí)間）稱(chēng)為一個(gè)指令周期。2. 總線(xiàn)周期：通過(guò)外部總線(xiàn)對(duì)存儲(chǔ)器或I/O端口進(jìn)行一次讀/寫(xiě)操作的過(guò)程稱(chēng)為總線(xiàn)周期。因此，一個(gè)指令周期由若干個(gè)總線(xiàn)周期組成。而一個(gè)總線(xiàn)周期由若干時(shí)鐘周期T組成。3. 時(shí)鐘周期：也就是系統(tǒng)主時(shí)鐘頻率的倒數(shù)，它是CPU的基本時(shí)間計(jì)量單位，例如，某CPU的主頻為5MHz，則其一個(gè)時(shí)鐘周期就是200ns，若主頻為10MHz，則一個(gè)時(shí)鐘周期為100ns。退 出 5.1.1 8086/8088CPU的一個(gè)基本總線(xiàn)周期由4個(gè)時(shí)鐘周

3、期（T1，T2，T3，T4）組成，時(shí)鐘周期也稱(chēng)為時(shí)鐘狀態(tài)，即T1狀態(tài)、T2狀態(tài)、T3狀態(tài)和T4狀態(tài)。每一個(gè)時(shí)鐘周期（時(shí)鐘狀態(tài)）內(nèi)完成一些基本操作。例如： 在T1狀態(tài)，CPU往數(shù)據(jù)/地址多路復(fù)用總線(xiàn)上發(fā)出訪問(wèn)存儲(chǔ)器或I/O端口的地址信息。 在T2狀態(tài)，CPU從總線(xiàn)上撤銷(xiāo)地址，若為讀周期發(fā)出“RD”控制信號(hào)，使數(shù)據(jù)/地址多路復(fù)用總線(xiàn)的低8位處于高阻抗?fàn)顟B(tài)，以便CPU有足夠的時(shí)間從輸出地址方式轉(zhuǎn)變?yōu)檩斎霐?shù)據(jù)方式，接著在T3T4期間，CPU從總線(xiàn)上接收數(shù)據(jù)。若為寫(xiě)周期發(fā)出“WR”控制信號(hào)，由于輸出數(shù)據(jù)和輸出地址都是寫(xiě)總線(xiàn)過(guò)程，因而不需要緩沖時(shí)間，CPU在T2T4期間把數(shù)據(jù)放到總線(xiàn)上。 在T3狀態(tài)，數(shù)據(jù)

4、/地址分時(shí)復(fù)用線(xiàn)的低8位上出現(xiàn)由CPU輸出的數(shù)據(jù)或?yàn)镃PU從存儲(chǔ)器或I/O端口讀入的數(shù)據(jù)。 在T4狀態(tài)，8088完成數(shù)據(jù)傳送，是控制信號(hào)變?yōu)闊o(wú)效，結(jié)束總線(xiàn)周期。退 出5.1.2 8088的地址和數(shù)據(jù)線(xiàn)的地址和數(shù)據(jù)線(xiàn) AD7AD0：8位地址/數(shù)據(jù)總線(xiàn)，分時(shí)復(fù)用、雙向、三態(tài)。 A15A8：地址線(xiàn)，三態(tài)輸出。 A19/S6A16/S3：地址/狀態(tài)線(xiàn)，分時(shí)復(fù)用、輸出、三態(tài)。在總線(xiàn)周期的T1狀態(tài)作地址線(xiàn)用，A19A16輸出高4位地址。在總線(xiàn)周期的T2T4狀態(tài)作狀態(tài)線(xiàn)用，S6S3輸出狀態(tài)信息，其中：S6恒為0。S5指示中斷允許標(biāo)志IF的當(dāng)前狀態(tài)，S5 1，表示當(dāng)前允許可屏蔽中斷請(qǐng)求，S5=0，則禁止一切可

5、屏蔽中斷。S4和S3用以指示是哪一個(gè)段寄存器正在使用，其編碼和使用的段寄存器如下：00為ES，01為SS，10為CS，11為DS。退 出5.1.3 微型計(jì)算機(jī)的基本工作方法微型計(jì)算機(jī)的基本工作方法 NMI：不可屏蔽中斷申請(qǐng)信號(hào)，輸入、上升沿有效。不可屏蔽中斷申請(qǐng)不受中斷允許標(biāo)志不可屏蔽中斷申請(qǐng)不受中斷允許標(biāo)志IF的影響的影響，一旦從NMI引腳收到一個(gè)正跳變觸發(fā)信號(hào)，CPU在當(dāng)前指令執(zhí)行完成，便自動(dòng)引起一個(gè)類(lèi)型碼為2的中斷，并轉(zhuǎn)入執(zhí)行與中斷類(lèi)型碼相對(duì)應(yīng)的不可屏蔽中斷服務(wù)程序。 INTR：可屏蔽中斷申請(qǐng)信號(hào)，輸入、高電平有效。受受CPU內(nèi)部中斷允許標(biāo)志位的控制內(nèi)部中斷允許標(biāo)志位的控制。CPU用ST

6、I指令可使中斷允許標(biāo)志IF置1，用CLI指令可使IF清0，從而可實(shí)現(xiàn)中斷允許或屏蔽。 RESET：復(fù)位信號(hào)，輸入、高電平有效。退 出5.1.3 READY：準(zhǔn)備就緒信號(hào)，輸入、高電平有效。CPU在每個(gè)總線(xiàn)周期的在每個(gè)總線(xiàn)周期的T3狀態(tài)檢測(cè)狀態(tài)檢測(cè)Ready信號(hào)線(xiàn)信號(hào)線(xiàn)，如果Ready為低電平，表示數(shù)據(jù)末準(zhǔn)備好，則在T3狀態(tài)結(jié)束后CPU插入一個(gè)或幾個(gè)TW等待狀態(tài)，直到Ready信號(hào)有效后，才進(jìn)入T4狀態(tài)，完成數(shù)據(jù)傳送過(guò)程。 TEST：測(cè)試信號(hào)，輸入、低電平有效。TEST信號(hào)是和等待指令WAIT配合使用的信號(hào)。 QS1、QS0：指令隊(duì)列狀態(tài)信號(hào)，輸出，高電平有效。這兩個(gè)信號(hào)的組合用來(lái)指示CPU中指

7、令隊(duì)列的當(dāng)前狀態(tài)。QS1、QS0的代碼組合與對(duì)應(yīng)的操作定義如表5.1所示。 S2、S1、S0：總線(xiàn)周期狀態(tài)信號(hào)，三態(tài)、輸出。在最大模式系統(tǒng)中，總線(xiàn)周期狀態(tài)信號(hào)S2、S1、S0用來(lái)指示當(dāng)前總線(xiàn)周期所進(jìn)行的操作類(lèi)型。S2、S1、S0的編碼與總線(xiàn)操作類(lèi)型的對(duì)應(yīng)關(guān)系如表5.2所示。退 出5.1.3 LOCK：總線(xiàn)封鎖信號(hào)，三態(tài)、輸出、低電平有效。LOCK信號(hào)可由指令前綴LOCK來(lái)設(shè)置。 RQ/GT0、RQ/GT1：總線(xiàn)請(qǐng)求信號(hào)（輸入）總線(xiàn)請(qǐng)求允許（輸出），雙向、低電平有效。在最大模式中，這兩個(gè)信號(hào)用來(lái)供CPU以外的兩個(gè)協(xié)處理器發(fā)出總線(xiàn)請(qǐng)求（RQ）和接收CPU對(duì)其總線(xiàn)請(qǐng)求信號(hào)的響應(yīng)信號(hào)（GT0，GT1）

8、。其中RQ/GT0比RQ/GT1有更高的優(yōu)先級(jí)。 RD：讀信號(hào)，三態(tài)、輸出、低電平有效。RD信號(hào)有效，表示CPU正在對(duì)存儲(chǔ)器或IO端口進(jìn)行讀操作。 MN/MX：最小最大工作模式控制信號(hào)，輸入。當(dāng)MNMX接高電平時(shí)，則CPU工作在最小模式。當(dāng)MNMX接低電平時(shí)，則CPU工作在最大模式。 SSO：系統(tǒng)狀態(tài)輸出信號(hào)，輸出。在最小模式下，該信號(hào)與其它兩個(gè)信號(hào)一起反應(yīng)8088總線(xiàn)操作類(lèi)型。在最大模式下，該引腳輸出恒為高電平。 退 出5.1.4 電源和時(shí)鐘電源和時(shí)鐘 CLK：時(shí)鐘信號(hào)，輸入。 Vcc、GND：80868088 CPU需要的電源Vcc為 +5V，GND為地線(xiàn)。退 出第二節(jié)第二節(jié) 總線(xiàn)控制邏輯

9、總線(xiàn)控制邏輯 5.2.1 總線(xiàn)的緩沖與分離總線(xiàn)的緩沖與分離 退 出一、總線(xiàn)的分離一、總線(xiàn)的分離 圖5.2描述了8088微處理器的地址與數(shù)據(jù)線(xiàn)的分離。在這種情況下，使用了兩片74LS373鎖存器來(lái)分離地址/數(shù)據(jù)總線(xiàn)AD7AD0和地址/狀態(tài)線(xiàn)A19/S6A16/S3。二、總線(xiàn)的緩沖二、總線(xiàn)的緩沖 如果任一總線(xiàn)引線(xiàn)上負(fù)載超過(guò)10個(gè)芯片，則整個(gè)8088系統(tǒng)必須經(jīng)過(guò)緩沖。圖5.3描述了8088微處理器總線(xiàn)的緩沖。5.2.2 總線(xiàn)時(shí)鐘發(fā)生器總線(xiàn)時(shí)鐘發(fā)生器 8284A就是供Intel系列CPU使用的時(shí)鐘發(fā)生器，它由時(shí)鐘電路、復(fù)位電路、準(zhǔn)備就緒電路3部分組成，8284的引腳圖及框圖如圖5.4所示。 一、時(shí)鐘發(fā)

10、生電路一、時(shí)鐘發(fā)生電路 時(shí)鐘發(fā)生電路由晶體振蕩器和分頻器組成。其相應(yīng)的引腳是： X1，X2：晶振輸入。 EFI：外部振蕩脈沖輸入。當(dāng)F/C端輸入高電平時(shí)，分頻器的脈沖EFI輸入，輸入的脈沖應(yīng)是方波，頻率為系統(tǒng)時(shí)鐘CLK的3倍。退 出5.2.2 F/C：脈沖源選擇，輸入。若F/C接地電平，則系統(tǒng)時(shí)鐘CLK由晶體振蕩器分頻產(chǎn)生；若F/C接高電平，則CLK由EFI輸入的脈沖分頻產(chǎn)生。 CSYNC：同步信號(hào)，輸入、高電平有效。它是用來(lái)使多個(gè)8284同步，以提供同步的CLK。 OSC：晶振輸出。其頻率為晶振頻率。 CLK：系統(tǒng)時(shí)鐘，輸出。提供給8088及系統(tǒng)的時(shí)鐘信號(hào)。 PCLK：外圍電路時(shí)鐘信號(hào)，輸出

11、。提供給8088系統(tǒng)外圍電路的時(shí)鐘信號(hào)。退 出5.2.2 二、復(fù)位電路二、復(fù)位電路 復(fù)位電路由一個(gè)施密特觸發(fā)器和一個(gè)同步觸發(fā)器組成。 RES：復(fù)位信號(hào)，輸入、低電平有效。一般由RC放電回路組成按鈕復(fù)位電路產(chǎn)生。 RESET：復(fù)位信號(hào)，輸出、高電平有效。提供給8088及系統(tǒng)的復(fù)位信號(hào)。 三、準(zhǔn)備就緒電路三、準(zhǔn)備就緒電路 準(zhǔn)備就緒電路由兩個(gè)D觸發(fā)器和一些門(mén)電路組成。 AEN1、AEN2：對(duì)應(yīng)RDY1、RDY2的允許控制信號(hào)，輸入、低電平有效。當(dāng)AEN為低電平時(shí)，使RDY起作用。 在8088系統(tǒng)中，8284與CPU的連接如圖5.5所示。退 出5.2.3 總線(xiàn)控制器總線(xiàn)控制器 8288的框圖及引腳如圖

12、5.6所示。一、總線(xiàn)命令信號(hào)一、總線(xiàn)命令信號(hào) 由CPU輸入的總線(xiàn)狀態(tài)信號(hào)S2S0經(jīng)內(nèi)部狀態(tài)譯碼器譯碼后，經(jīng)命令信號(hào)發(fā)生器產(chǎn)生總線(xiàn)命令信號(hào)。它們是： MRDC：讀存儲(chǔ)器命令，輸出、低電平有效。 MWTC、AMWC：寫(xiě)存儲(chǔ)器命令，輸出、低電平有 效。其中AMWC是提前寫(xiě)存儲(chǔ)器命令。它比MWTC提前一個(gè)時(shí)鐘周期產(chǎn)生。 IOR：讀I/O端口命令，輸出、低電平有效。退 出5.2.3 IOW、AIOW：寫(xiě)IO端口命令，輸出、低電平有 效。其中AIOWC是提前寫(xiě)IO端口信號(hào)，它比IOWC提 前一個(gè)時(shí)鐘周期出現(xiàn)。 INTA：中斷響應(yīng)信號(hào)，輸出、低電平有效。通知申請(qǐng) 中斷的外設(shè)，中斷申請(qǐng)已被響應(yīng)，將“中斷類(lèi)型碼

13、”放在數(shù) 據(jù)總線(xiàn)上。二、總線(xiàn)控制信號(hào)二、總線(xiàn)控制信號(hào) ALE：地址鎖存允許信號(hào)，輸出、下沿有效。在任 何個(gè)總線(xiàn)周期的T1狀態(tài)，ALE輸出有效（為正脈沖）。 DEN：數(shù)據(jù)允許信號(hào)，三態(tài)、輸出、低電平有效。 在CPU訪問(wèn)存儲(chǔ)器或IO端口的總線(xiàn)周期及中斷響應(yīng)周期 中，DEN都變?yōu)榈碗娖接行?。?出5.2.3 DT/R：數(shù)據(jù)發(fā)送接收控制信號(hào)，三態(tài)、輸出。 DT/R信號(hào)用來(lái)控制總線(xiàn)驅(qū)動(dòng)器74LS245的數(shù)據(jù)傳送方 向。當(dāng)DT/R 1時(shí)，CPU向外發(fā)送數(shù)據(jù)，當(dāng)DT/R 0 時(shí)，CPU從外部接收數(shù)據(jù)，完成讀操作。 MCEPDEN：主控級(jí)聯(lián)允許/外設(shè)數(shù)據(jù)允許信號(hào)，輸 出。這是一個(gè)具有雙重功能的控制信號(hào)，其功能

14、與IOB信 號(hào)有關(guān)，當(dāng)IOB接地，8288工作于系統(tǒng)總線(xiàn)方式時(shí)，MCE 有效（高電平），可控制將主8259A向從8259A輸出的地 址CAS2CAS0進(jìn)行鎖存。當(dāng)IOB接高電平時(shí)，8288工作 在IO總線(xiàn)方式，執(zhí)行PDEN的功能，用來(lái)控制外設(shè)通過(guò) IO總線(xiàn)傳送數(shù)據(jù)。退 出5.2.3三、控制輸入信號(hào)三、控制輸入信號(hào) IOB：I/O總線(xiàn)方式控制信號(hào)，輸入，高電平有效。當(dāng)IOB接高電平時(shí)，則8288工作于I/O總線(xiàn)方式。當(dāng)IOB接地時(shí)，8288處于系統(tǒng)總線(xiàn)工作方式。 CEN：命令允許信號(hào)，輸入、高電平有效。CEN有效時(shí)，允許8288輸出全部的總線(xiàn)控制信號(hào)和命令信號(hào)，CEN無(wú)效時(shí)，總線(xiàn)控制信號(hào)和命令信

15、號(hào)端均呈高阻抗?fàn)顟B(tài)。 AEN ：地址允許信號(hào)，輸入、低電平有效。當(dāng)AEN為高電平時(shí)，所有總線(xiàn)命令信號(hào)引腳為高阻態(tài)。 圖5.7為最大模式的8088系統(tǒng)。退 出圖5.1 8088引腳圖引腳圖 退 出AD016A88AD115A97AD214A106AD313A115AD412A124AD511A133AD610A142AD79A1539A16/S338NMI17A17/S437INTR18A18/S536A19/S635RD32S0/DEN26WR/LOC29S1DT/R27HOLD31S2IO/M28HLDA30ALEQS025MN/MX33INAQS124SSO34TEST23CLK19REA

16、DY22RESET21U?8088RQ/GT0RQ/GT1表表5.1 QS1、QS0的組合及對(duì)應(yīng)含的組合及對(duì)應(yīng)含義義 退 出QS1QS0性能性能00無(wú)操作01將指令首字節(jié)送入指令隊(duì)列10隊(duì)列為空11將指令其余字節(jié)送指令隊(duì)列表表5.2 s2 、s1、s0編碼與對(duì)應(yīng)的總線(xiàn)操作類(lèi)型編碼與對(duì)應(yīng)的總線(xiàn)操作類(lèi)型 退 出2S1S總線(xiàn)操作類(lèi)型總線(xiàn)操作類(lèi)型000取指001中斷響應(yīng)010寫(xiě)存儲(chǔ)器011寫(xiě)I/O端口100讀存儲(chǔ)器101讀I/O端口110無(wú)作用111暫停0S圖5.28088微處理器的地址總線(xiàn)的分離退 出圖圖5.3 5.3 經(jīng)過(guò)完全緩沖的微處理器經(jīng)過(guò)完全緩沖的微處理器退 出圖5.48284引腳圖及框圖退

17、 出F/C6READY4EFI5PCLK13S015CLK10S116RESET12X17SRDYEN3X28SRDY2ARDYEN17RES11ARDY1U?82C284-8F/C6READY4EFI5PCLK13S015CLK10S116RESET12X17SRDYEN3X28SRDY2ARDYEN17RES11ARDY1U?82C284-8圖5.5與的連接退 出圖5.68288總線(xiàn)控制器的引腳圖及框圖退 出S019MRDC7S13MWTC9S218AMWC8IORC13IOWC11AIOWC12INTA14IOB1CEN15DT/R4AEN6DEN16MCEPDE17CLK2ALE582

18、C88-8S019MRDC7S13MWTC9S218AMWC8IORC13IOWC11AIOWC12INTA14IOB1CEN15DT/R4AEN6DEN16MCEPDE17CLK2ALE582C88-8圖5.7 最大模式的系統(tǒng)退 出知識(shí)概述知識(shí)概述 基本概念：指令周期，總線(xiàn)周期，時(shí)鐘周期，CPU的三大總線(xiàn) 重點(diǎn)：總線(xiàn)的緩沖與分離，系統(tǒng)總線(xiàn)控制權(quán)的切換 難點(diǎn)：CPU控制總線(xiàn)引腳的含義退 出封裝技術(shù)封裝技術(shù) 從CPU誕生的那一天起，其封裝技術(shù)就經(jīng)歷了多種變化。直到Pentium時(shí)代，封裝形式才基本上穩(wěn)定下來(lái)。80X86系列的CPU從8088開(kāi)始經(jīng)歷了DIP、PQFP、PFP、PGA、BGA等多種

19、在集成電路芯片中使用過(guò)的封裝技術(shù)，其技術(shù)性能越來(lái)越強(qiáng)，適應(yīng)的工作頻率越來(lái)越高，而且耐熱性能也越來(lái)越好，芯片面積與封裝面積之比越來(lái)越接近于1 1。了解CPU的封裝形式，可以增加對(duì)CPU的進(jìn)一步認(rèn)識(shí)。 封裝形式的概念 封裝類(lèi)型封裝類(lèi)型: 雙列直插式封裝雙列直插式封裝 塑料方型扁平式封裝和塑料方型扁平式封裝和PFP（Plastic Flat Package）塑料扁平組件）塑料扁平組件 式封裝式封裝 插針網(wǎng)格陣列封裝插針網(wǎng)格陣列封裝 球柵陣列封裝球柵陣列封裝 芯片尺寸封裝芯片尺寸封裝 多芯片組件多芯片組件退 出封裝形式的概念封裝形式的概念 所謂封裝形式就是指安裝半導(dǎo)體集成電路芯片用的外殼。它不僅起著安

20、裝、固定、密封、保護(hù)芯片及增強(qiáng)電熱性能等方面的作用，而且還通過(guò)芯片上的接點(diǎn)用導(dǎo)線(xiàn)連接到封裝外殼的引腳上，這些引腳又通過(guò)印刷電路板上的導(dǎo)線(xiàn)與其他器件相連接。一般來(lái)說(shuō)，出現(xiàn)一代新的CPU，就伴隨著一種新的封裝形式。封裝時(shí)主要考慮的因素： 芯片面積與封裝面積之比為提高封裝效率，盡量接近1：1。 引腳要盡量短以減少延遲，引腳間的距離盡量遠(yuǎn)，以保證互不干擾，提高性能。 基于散熱的要求，封裝越薄越好。退 出雙列直插式封裝雙列直插式封裝 雙列直插式封裝（Dual In-line Package，DIP）是指采用雙列直插形式封裝的集成電路芯片，絕大多數(shù)中小規(guī)模集成電路均采用這種封裝形式，其引腳數(shù)一般不超過(guò)10

21、0。DIP封裝的CPU芯片有兩排引腳，需要插入到具有DIP結(jié)構(gòu)的芯片插座上。當(dāng)然，也可以直接插在有相同焊孔數(shù)和幾何排列的電路板上進(jìn)行焊接。DIP封裝的芯片在從芯片插座上插拔時(shí)應(yīng)特別小心，以免損壞管腳。 DIP封裝具有以下特點(diǎn)： 適合PCB(印刷電路板)上穿孔焊接，操作方便。 芯片面積與封裝面積比值較大。 Intel系列CPU中8088就采用這種封裝形式，許多Cache和早期的內(nèi)存芯片也是這種封裝形式。 退 出塑料方型扁平式封裝和塑料方型扁平式封裝和PFP（Plastic Flat Package）塑料扁平組件式封裝塑料扁平組件式封裝 塑料方型扁平式封裝（Plastic Quad Flat Pa

22、ckage，PQFP）的芯片引腳之間距離很小，管腳很細(xì)，一般大規(guī)模或超大規(guī)模集成電路采用這種封裝形式，其引腳數(shù)一般都在100以上。用這種形式封裝的芯片必須采用表面安裝設(shè)備技術(shù)（Surface Mount Device，SMD）將芯片與主板焊接起來(lái)。采用SMD安裝的芯片不必在主板上打孔，一般在主板表面上有設(shè)計(jì)好的相應(yīng)管腳的焊盤(pán)。將芯片各腳對(duì)準(zhǔn)相應(yīng)的焊盤(pán)，即可實(shí)現(xiàn)與主板的焊接。用這種方法焊上去的芯片，如果不用專(zhuān)用工具是很難拆卸下來(lái)的。 塑料扁平組件式封裝（Plastic Flat Package，PFP）的芯片與PQFP方式基本相同。唯一的區(qū)別是PQFP一般為正方形，而PFP既可以是正方形，也可以

23、是長(zhǎng)方形。 PQFP封裝具有以下特點(diǎn)： 適用于SMD表面安裝技術(shù)在PCB上安裝布線(xiàn)。 適合高頻使用。 操作方便，可靠性高。 芯片面積與封裝面積比值較小。 Intel系列CPU中80286、80386和某些486采用這種封裝形式。退 出插針網(wǎng)格陣列封裝插針網(wǎng)格陣列封裝 插針網(wǎng)格陣列封裝（Pin Grid Array Package，PGA）的芯片，在芯片的內(nèi)外有多個(gè)方陣形的插針，每個(gè)方陣形插針沿芯片的四周間隔一定距離排列，根據(jù)管腳數(shù)目的多少，可以圍成25圈。安裝時(shí)，將芯片插入專(zhuān)門(mén)的PGA插座。為了使得CPU能夠更方便的安裝和拆卸，從486芯片開(kāi)始，出現(xiàn)了一種零插拔力（Zero Insertion Force Socket，ZIF）的CPU插座，專(zhuān)門(mén)用來(lái)滿(mǎn)足PGA封裝的CPU在安裝和拆卸上的要求。 ZIF是指把這種插座上的搬手輕輕抬起，CPU可以很容易、輕松地插入插座中，然后將搬手壓回原處，利用插座本身的特殊結(jié)構(gòu)產(chǎn)生的擠壓力，將CPU的管腳與插座牢牢的接觸，絕對(duì)不會(huì)存在接觸不良的問(wèn)題。而拆卸CPU芯片只需將插座的搬手輕輕抬起，則壓力解除，CPU芯片即可輕松取出。 PGA封裝具有以下特點(diǎn)：