數(shù)字邏輯電路第四章ch04-4

1、4.4 若干典型的組合邏輯集成電路若干典型的組合邏輯集成電路4.4.1 編碼器編碼器4.4.2 譯碼器譯碼器/數(shù)據(jù)分配器數(shù)據(jù)分配器4.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器4.4.4 數(shù)值比較器數(shù)值比較器4.4.5 算術運算電路算術運算電路1）編碼器）編碼器 (Encoder)的概念與分類的概念與分類編碼：賦予二進制代碼特定含義的過程稱為編碼。編碼：賦予二進制代碼特定含義的過程稱為編碼。如：如：8421BCD碼中，用碼中，用1000表示數(shù)字表示數(shù)字8如：如：ASCII碼中，用碼中，用1000001表示字母表示字母A等等編碼器：具有編碼功能的邏輯電路。編碼器：具有編碼功能的邏輯電路。4.4.1 編碼器編碼

2、器4.4 若干典型的組合邏輯集成電路若干典型的組合邏輯集成電路能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。能將每一個編碼輸入信號變換為不同的二進制的代碼輸出。 如如8 8線線-3-3線編碼器：將線編碼器：將8 8個輸入的信號分別編成個輸入的信號分別編成 8 8個個3 3位二進位二進制數(shù)碼輸出。制數(shù)碼輸出。如如BCD編碼器：將編碼器：將10個編碼輸入信號分別編成個編碼輸入信號分別編成10個個4位碼位碼輸出。輸出。編碼器的邏輯功能：編碼器的邏輯功能：1）編碼器）編碼器 (Encoder)的概念與分類的概念與分類編碼器的分類：普通編碼器和優(yōu)先編碼器。編碼器的分類：普通編碼器和優(yōu)先編碼器。普通

3、編碼器：任何時候只允許輸入一個有效編碼信號，否則普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預先設定的優(yōu)時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預先設定的優(yōu)先級別，只對其中優(yōu)先權最高的一個進行編碼。先級別，只對其中優(yōu)先權最高的一個進行編碼。1）編碼器）編碼器 (Encoder)的概念與分類的概念與分類二進制編碼器的結構框圖二進制編碼器的結構框圖普通二進制編碼器普通二進制編碼器1. 編碼器的工作原理編碼器的工作

4、原理 I0 I1 Yn-1 Y0 Y1 1n2 - -I二進制二進制 編碼器編碼器 2n個個 輸入輸入 n位二進位二進制碼輸出制碼輸出 (1) 4線線2線普通二進制編碼器線普通二進制編碼器 (設計設計)編碼器的輸入為高電平有效。編碼器的輸入為高電平有效。 Y1 Y0 I0 I1 I2 I3 （a）邏輯框圖）邏輯框圖4輸輸入入二進制碼輸二進制碼輸出出1000010000100001Y0Y1I3I2I1I0 （2）邏輯功能表）邏輯功能表110110001. 編碼器的工作原理編碼器的工作原理321032100321032101IIIIIIIIYIIIIIIIIY 該電路是否可以再簡化？該電路是否可以

5、再簡化？321032100321032101IIIIIIIIYIIIIIIIIY I0 I1 I2 I3 1 1 1 1 & & & 1 Y0 Y1 & 1 (2) 鍵盤輸入鍵盤輸入8421BCD碼編碼器（分析）碼編碼器（分析） 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10 & & & & 1 & GS D C B A S3 代碼輸出代碼輸出 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10 &a

6、mp; & & & 1 & GS D C B A S3 使能標志使能標志 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10 & & & & 1 & GS D C B A S3 編碼輸入編碼輸入 輸輸 入入輸輸 出出S0S1S2S3S4S5S6S7S8S9ABCDGS 111111111100000 111111111010011 111111110110001 111111101101111 111111011101101 111110111101011 111

7、101111101001 111011111100111 110111111100101 101111111100011 011111111100001 該編碼器為輸入低電平有效該編碼器為輸入低電平有效2. 鍵盤輸入8421BCD碼編碼器功能表 當所有的輸入都為當所有的輸入都為1時，時，Y1Y0 = ？ Y1Y0 = 00無法輸出有效編碼。無法輸出有效編碼。結論：普通編碼器不能同時輸入兩個已上的有效編碼信號結論：普通編碼器不能同時輸入兩個已上的有效編碼信號 。 I0 I1 I2 I3 1 1 1 1 & & & 1 Y0 Y1 & 1 I2 = I3 = 1 ,

8、 I1= I0= 0時，時，Y1Y0 = ？Y1Y0 = 00 3. 3. 優(yōu)先編碼器優(yōu)先編碼器 優(yōu)先編碼器的提出：優(yōu)先編碼器的提出： 實際應用中，經(jīng)常實際應用中，經(jīng)常有兩個或更多輸入編有兩個或更多輸入編碼信號同時有效。碼信號同時有效。 必須根據(jù)輕重緩急，規(guī)定好這些外設允許操作的先后次必須根據(jù)輕重緩急，規(guī)定好這些外設允許操作的先后次 序，即優(yōu)先級別。序，即優(yōu)先級別。 識別多個編碼請求信號的優(yōu)先級別，并進行相應編碼的邏識別多個編碼請求信號的優(yōu)先級別，并進行相應編碼的邏輯部件稱為優(yōu)先編碼器。輯部件稱為優(yōu)先編碼器。(2)優(yōu)先編碼器線優(yōu)先編碼器線(42 線優(yōu)先編碼器線優(yōu)先編碼器)（設計）（設計）（1）

9、列出功能表）列出功能表輸輸 入入輸輸 出出I0I1I2I3Y1Y0100000100011010111高高低低（2）寫出邏輯表達式）寫出邏輯表達式（3）畫出邏輯電路（略）畫出邏輯電路（略）輸入編碼信號高電平有效，輸出為二進制代碼輸入編碼信號高電平有效，輸出為二進制代碼輸入編碼信號優(yōu)先級從高到低為輸入編碼信號優(yōu)先級從高到低為I0I3輸入為編碼信號輸入為編碼信號I3 I0 輸出為輸出為Y1 Y03321IIIY+=33210IIIIY+=優(yōu)先編碼器優(yōu)先編碼器CD4532的示意框圖、引腳圖的示意框圖、引腳圖2 集成電路編碼器集成電路編碼器 CD4532 I0 I1 I2 I3 I4 I5 I6 I7

10、 Y0 Y1 Y2 EI EO GS 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 I4 I5 I6 I7 EI Y2 Y1 GND VCC EO GS I3 I2 I1 I0 Y0 I2 1 1 1 1 1 1 1 1 1 1 1 & & 1 & 1 & & 1 & 1 G S 1 EO 1 1 & I1 I7 I6 I5 I4 I3 I0 EI Y2 Y1 Y0 CD4532電路圖電路圖 優(yōu)先編碼器優(yōu)先編碼器CD4532功能表功能表輸輸 入入輸輸 出出EII7I6I5I4I3I2I1I0Y2Y1Y0GS

11、EOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLHLLLLLLLHLLLHL為什么要設計為什么要設計GS、EO輸出信號？輸出信號？用二片用二片CD4532CD4532構成構成1616線線-4-4線優(yōu)先編碼器線優(yōu)先編碼器, ,其邏輯圖如下圖其邏輯圖如下圖所示，試分析其工作原理。所示，試分析其工作原理。 。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I

12、5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 00 0 0 0 0 0無編碼輸出無編碼輸出0。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A

13、13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 1 1 1 1 11 0 0 0 00若無有效電平輸入若無有效電平輸入 0 1 1 1那塊芯片的優(yōu)先級高？那塊芯片的優(yōu)先級高？1若有效電平輸入若有效電平輸入。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13

14、 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 1 1 1 1 10 1 0 0 00若有效電平輸入若有效電平輸入 1 1 1 1譯碼器的分類：譯碼器的分類： 譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某譯碼：譯碼是編碼的逆過程，它能將二進制碼翻譯成代表某一特定含義的信號一特定含義的信號.(.(即電路的某種狀態(tài)即電路的某種狀態(tài)) )1 1 譯碼器的定義與分類譯碼器的定義與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器唯一地址譯碼

15、器代碼變換器代碼變換器將一系列代碼轉換成與之一一對應的有效將一系列代碼轉換成與之一一對應的有效信號。信號。 將一種代碼轉換成另一種代碼。將一種代碼轉換成另一種代碼。 二進制譯碼器二進制譯碼器 二二十進制譯碼器十進制譯碼器顯示譯碼器顯示譯碼器常見的唯一地址譯碼器：常見的唯一地址譯碼器： 4.4.2 譯碼器譯碼器/數(shù)據(jù)分配器數(shù)據(jù)分配器2 2線線 - 4 - 4線譯碼器的邏輯電路線譯碼器的邏輯電路( (分析）分析） 1 A1 1 1 A0 & & & & E 0Y 1Y 2Y 3Y LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0

16、A1E輸出輸出輸輸 入入功能表功能表010AAEY 011AAEY 012AAEY 013AAEY （1） 二進制譯碼器二進制譯碼器 x0 x1 xn-1 y0 y1 1- -ny EI 使能輸入使能輸入 二進制二進制譯碼器譯碼器 n 個輸個輸入端入端使能輸使能輸入端入端2n個輸個輸出端出端設輸入端的個數(shù)為設輸入端的個數(shù)為n，輸出端的個數(shù)為，輸出端的個數(shù)為M則有則有 M=2n2. 集成電路譯碼器集成電路譯碼器(a) 74HC139集成譯碼器集成譯碼器 Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 (1)二進制譯碼器二進制譯碼器LHHHHH

17、LHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸出輸出輸輸 入入功能表功能表邏輯符號說明邏輯符號說明E1 A 11 1 &Y0Y1Y2Y3A0 Y0Y2Y1Y3EA 1A0 邏輯符號框外部的符號，表示邏輯符號框外部的符號，表示外部輸入或輸出信號名稱，字外部輸入或輸出信號名稱，字母上面的母上面的“”“”號說明該輸入號說明該輸入或輸出是低電平有效。符號框或輸出是低電平有效。符號框內部的輸入、輸出變量表示其內部的輸入、輸出變量表示其內部的邏輯關系。內部的邏輯關系。(b) 74HC138(74LS138)集成譯碼器集成譯碼器 A0 A1 A2 1E 2E E3

18、 7Y GND VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引腳圖引腳圖邏輯圖邏輯圖 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 74HC138集成譯碼器集成譯碼器邏輯圖邏輯圖 E3 A0 A1 A2 1 1 0Y 1Y 1 2Y 3Y 1 1 1 1 & & & & & & & & 1 1 1 4Y 5Y 6Y 7Y 2E 1E & & & & & &

19、amp; & & & 74HC138集成譯碼器功能表集成譯碼器功能表2E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHHHHHHHHHHA2E3輸輸 出出輸輸 入入A1A02E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHH

20、HHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHHHHHHHHHHA2E3輸輸 出出輸輸 入入A1A00120AAAY 0121AAAY 0122AAAY 0123AAAY 0125AAAY 0126AAAY 0124AAAY 0127AAAY A0 A1 A2 E Y0 Y1 Y7 Y5 Y2 Y6 Y4 Y3 1.1.已知下圖所示電路的輸入信號的波形試畫出譯碼器輸出的波形。已知下圖所示電路的輸入信號的波形試畫出譯碼器輸出的波形。譯碼器的應用譯碼器的應用 74HC138 Y0 Y1 Y2 Y3

21、Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 C B A 74H C138 Y0 Y1 +5V Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 1/274H C139 B0 B1 B2 B3 B4 (0) Y0 Y1 Y2 Y3 E A0 A1 24L 0L 7L 8L 15L 16L 23L 31L 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 (I) 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1

22、 A0 A1 A2 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 (II) (III) 2 . 譯碼器的擴展譯碼器的擴展用用74X139和和74X138構成構成5線線-32線譯碼器線譯碼器所以所以,用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。3. 用譯碼器實現(xiàn)邏輯函數(shù)。用譯碼器實現(xiàn)邏輯函數(shù)。0120AAAY 0m 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 11mCBAY 7

23、7mCBAY 22mBCAY .當當E3 =1 ，E2 = E1 = 0時時3 3線線8 8線譯碼器的線譯碼器的 含三變量函數(shù)的全部最小項。含三變量函數(shù)的全部最小項。Y0Y0Y7Y77620mmmm 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 7620mmmm ABCAL 用一片用一片74HC138實現(xiàn)函數(shù)實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式首先將函數(shù)式變換為最小項之和的形式在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù)。邏輯函數(shù)。 +5V A B C L & 762

24、0YYYY ABCCABCBACBAL 。數(shù)據(jù)分配器：相當于多輸出的單刀多擲開關，是一種能將數(shù)據(jù)分配器：相當于多輸出的單刀多擲開關，是一種能將從數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。從數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖數(shù)據(jù)分配器示意圖 數(shù)數(shù)據(jù)據(jù)輸輸入入 通通道道選選擇擇信信號號 Y0 Y1 Y7 用用74HC138組成數(shù)據(jù)分配器組成數(shù)據(jù)分配器用譯碼器實現(xiàn)數(shù)據(jù)分配器用譯碼器實現(xiàn)數(shù)據(jù)分配器 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 +5V D= E2 E1 Y0 Y0 010YCBADEEY232 當當ABC =

25、 010 ABC = 010 時，時，Y2=DY2=DCBA輸輸 入入輸輸 出出E3E2E2E1E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LL HHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時的功能表譯碼器作為數(shù)據(jù)分配器時的功能表 12345678910111213141516Y1Y2Y3Y4Y5Y6Y0GNDY7Y8Y9A3A2A1A0VCC A0 A1 A2

26、A3 1 1 1 1 1 1 1 1 & & & & & & & & & & Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 功能：將功能：將8421BCD碼譯成為碼譯成為10個狀態(tài)輸出。個狀態(tài)輸出。 功能表功能表十進十進制數(shù)制數(shù)BCD輸入輸入輸輸 出出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHH

27、HHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL對于對于BCD代碼以外的偽碼（代碼以外的偽碼（10101111這這6個代碼）個代碼）Y0 Y9 均均為高電平。為高電平。 （2） 集成二集成二十進制譯碼器十進制譯碼器7442顯示譯碼器顯示譯碼器 脈脈沖沖信信號號 計計數(shù)數(shù)器器 譯譯碼碼器器 驅驅動動器器 顯顯示示器器 KHz 1. 1. 七段顯示譯碼器七段顯示譯碼器（1 1）最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。）最常用的顯示器有：半導體發(fā)光二極管和液晶顯示器。 a b c d e f g 共陽極顯示器共陽極顯示器 a b c d

28、e f g 共陰極顯示器共陰極顯示器abcdfge顯示器分段布局圖顯示器分段布局圖常用的集成七段顯示譯碼器常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器七段顯示譯碼器74HC4511 a b c d e f g D0 74HC4511 D3 D2 D1 LT BL LE LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHHLHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcba字形字

29、形輸輸 出出輸輸 入入十進十進制或功制或功能能D3D2D1D0BLLECMOS七段顯示譯碼器七段顯示譯碼器74HC4511功能表功能表*HHH鎖鎖 存存熄滅熄滅LLLLLLLHL滅滅 燈燈HHHHHHHL燈燈 測測 試試熄滅熄滅LLLLLLLHHHHHHL15熄滅熄滅LLLLLLLLHHHHHL14熄滅熄滅LLLLLLLHLHHHHL13熄滅熄滅LLLLLLLLLHHHHL12熄滅熄滅LLLLLLLHHLHHHL11熄滅熄滅 LLLLLLLLHLHHHL10LTgfedcba字形字形輸輸 出出輸輸 入入十進十進制制或功或功能能BLLED3D2D1D0CMOS七段顯示譯碼器七段顯示譯碼器74HC

30、4511功能表功能表(續(xù)續(xù))例：由例：由74HC4511構成構成24小時及分鐘的譯碼電路如圖所示，小時及分鐘的譯碼電路如圖所示，試分析小時高位是否具有零熄滅功能。試分析小時高位是否具有零熄滅功能。 H7 H6 H5 H4 0 (0) 45114 顯顯示示器器4 1 (0) (I) (II) (III) ag ag ag ag LT LE BL (III) D3 D2 D1 D0 LT LE BL (I) LT LE BL (II) LT LE BL 1 H3 H2 H1 H0 M7 M6 M5 M4 M3 M2 M1 M0 D3 D2 D1 D0 D3 D2 D1 D0 D3 D2 D1 D0

31、 4.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器1.1.數(shù)據(jù)選擇器的定義與功能數(shù)據(jù)選擇器的定義與功能 數(shù)據(jù)選擇的功能：在通道選數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當于多個輸入的單刀多擲開關，又稱相當于多個輸入的單刀多擲開關，又稱“多路開關多路開關” ” 。 通通道道選選擇擇數(shù)數(shù)據(jù)據(jù)輸輸出出 I0 I1 12- -nI S1 S0 E 1 1 1 I 0 I 1 I 2 I 3 & 1

32、Y 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器2 2 位地址位地址碼輸入端碼輸入端使能信號輸使能信號輸入端，低電入端，低電平有效平有效1 1路數(shù)據(jù)輸路數(shù)據(jù)輸出端出端（1 1）邏輯電路）邏輯電路數(shù)數(shù)據(jù)據(jù)輸輸入入端端（2 2）工作原理及邏輯功能）工作原理及邏輯功能0 0I3I30 11 01 1=1=1=0=0 S1 S0 E 1 1 1 I 0 I 1 I 2 I 3 & 1 Y 301201101001ISSISSISSISSY 33221100mImImImIY 01YS0S1E地址地址使能使能輸出輸出輸輸 入入功能表功能表000I0001I1010I2011I374LS151功能框圖功能框圖D7

33、YYE74HC15174HC151D6D5D4D3D2D1D0S2 S1S02. 集成電路數(shù)據(jù)選擇器集成電路數(shù)據(jù)選擇器8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74HC1512. 2. 集成電路數(shù)據(jù)選擇器集成電路數(shù)據(jù)選擇器 E D0 D1 D2 D3 D4 D5 D6 D7 S0 S1 S2 Y Y 1 1 1 1 1 1 1 & & & & & & & & & & 2 2個互補個互補輸出端輸出端8 8 路數(shù)據(jù)路數(shù)據(jù)輸入端輸入端1 1個使能個使能輸入端輸入端3 3 個地址個地址輸入端輸入端74LS151的邏輯圖的邏輯圖輸輸 入入

34、輸輸 出出使使 能能選選 擇擇YYES2S1S0H LHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73. 74LS151的功能表的功能表0D1D2D3D4D5D6D7D70126012501240123012201210120012DSSSDSSSDSSSDSSSDSSSDSSSDSSSDSSSY iiimDY 70當當E=1時，時，Y=1 。 當當E=0時時數(shù)據(jù)選擇器組成邏輯函數(shù)產生器數(shù)據(jù)選擇器組成邏輯函數(shù)產生器控制控制Di Di ，就可得到不同的邏輯函數(shù)。，就可得到不同的邏輯函數(shù)。4. 4. 數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS15174LS15

35、1的應用的應用當當D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 時：時：當當D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 時：時：D7YYE74LS15174LS151D6D5D4D3D2D1D0S2 S1S0iiimDY 706421mmmmY 7530mmmmY 當當E=0E=0時：時：比較比較Y與與L，當，當 D3=D5=D6=D7= 1 D0=D1=D2=D4=0時，時，D7 E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例例1 試用試用8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151產生邏輯函數(shù)。產生邏輯函數(shù)。 XYZYXY

36、ZXL ()ZLXYZXYZXY ZZXYZXYZXYXY Z0 E2SX 1SY 0SZ 7766554433221100DmDmDmDmDmDmDmDmY 7653mmmmL 解解:利用利用8 8選選1 1數(shù)據(jù)選擇器組成函數(shù)產生器的一般步驟：數(shù)據(jù)選擇器組成函數(shù)產生器的一般步驟：a.a.將函數(shù)變換成最小項表達式將函數(shù)變換成最小項表達式b.b.將使器件處于使能狀態(tài)將使器件處于使能狀態(tài)c.c.地址信號地址信號S2S2、 S1 S1 、 S0 S0 作為函數(shù)的輸入變量作為函數(shù)的輸入變量d.d.處理數(shù)據(jù)輸入處理數(shù)據(jù)輸入D0D7D0D7信號電平。邏輯表達式中有信號電平。邏輯表達式中有mi ,mi ,則

37、相應則相應Di =1Di =1，其他的數(shù)據(jù)輸入端均為，其他的數(shù)據(jù)輸入端均為0 0?？偨Y總結: :用兩片用兩片74151組成組成2位位8選選1的數(shù)據(jù)選擇器的數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的擴展數(shù)據(jù)選擇器的擴展位的擴展位的擴展 S2 S1 S0 D00 D01 D02 D03 D04 D05 D06 D07 Y Y0 Y1 74HC151 0Y 1Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y E D10 D11 D12 D13 D14 D15 D16 D17 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y (0) (I) 字的擴

38、展字的擴展 將兩片將兩片74LS15174LS151連接成一個連接成一個1616選選1 1的數(shù)據(jù)選擇器，的數(shù)據(jù)選擇器， D C B A D0 D1 D2 D3 D4 D5 D6 D7 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y D8 D9 D10 D11 D12 D13 D14 D15 Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y 1 Y Y 1 & (0) 74HC151 (I) 0 1 0 0 1 1 0 1 L 74HC151 E S2 S1 S0 Y S2 S1 S0 實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉換

39、實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉換 S0 S1 L S2 0 1 0 0 1 1 0 1 1. 1位數(shù)值比較器位數(shù)值比較器(設計設計) 數(shù)值比較器：對兩個數(shù)值比較器：對兩個1位數(shù)字進行比較（位數(shù)字進行比較（A、B），以），以判斷其大小的邏輯電路。判斷其大小的邏輯電路。輸入：兩個一位二進制數(shù)輸入：兩個一位二進制數(shù) A、B。 輸出：輸出： FBA=1，表示，表示A大于大于BFBABA=FBAABBA+=FBA=1位數(shù)值比較器真值表位數(shù)值比較器真值表10011001010101010000FA=BFABBA輸輸 出出輸輸 入入2. 2 位數(shù)值比較器：位數(shù)值比較器：輸入：兩個輸入：兩個2 2位二進制數(shù)位二進

40、制數(shù) A=A1 A0 A=A1 A0 、B=B1 B0B=B1 B0能否用能否用1 1位數(shù)值比較器設計兩位數(shù)值比較器位數(shù)值比較器設計兩位數(shù)值比較器? ? 比較兩個比較兩個2 2 位二進制數(shù)的大小的電路位二進制數(shù)的大小的電路當高位（當高位（A1A1、B1B1）不相等時，無需比較低位（）不相等時，無需比較低位（A0A0、B0B0），高），高位比較的結果就是兩個數(shù)的比較結果。位比較的結果就是兩個數(shù)的比較結果。當高位相等時，兩數(shù)的比較結果由低位比較的結果決定。當高位相等時，兩數(shù)的比較結果由低位比較的結果決定。用用1 1位數(shù)值比較器設計多位數(shù)值比較器的原則位數(shù)值比較器設計多位數(shù)值比較器的原則: : 真值

41、表真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1輸輸 出出輸輸 入入F = (A1B1) + ( A1=B1)(A0B1) + ( A1=B1)(A0B0)ABF 2位數(shù)值比較器邏輯圖位數(shù)值比較器邏輯圖 A1 B1 A0 B0 1位位數(shù)數(shù)值值比比較較器器 1位位數(shù)數(shù)值值比比較較器器 A1B1 A1=B1 A1B1 A0B0 A0=B0 A0B0 G1 G2 & & G3 & 1 1 FAB FA=B FAB FAB = (A1B1) + ( A1=B1)(A0B0)F

42、A=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABBFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 FBA FBA 高位片高位片輸出輸出低位片低位片 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FA

43、B C1 0 1 0 FAB FA=B FAB B3A3B0A0B7A7B4A4用兩片用兩片74LS8574LS85組成組成1616位數(shù)值比較器（串聯(lián)擴展方式）。位數(shù)值比較器（串聯(lián)擴展方式）。 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 高位片高位片 輸出輸出低位片低位片B3A3B0A0B7A7B4A4B11

44、A11B8A8B15A15B12A12 0 1 0 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 FAB FA=B FAB 采用串聯(lián)擴展方式數(shù)值比較器采用串聯(lián)擴展方式數(shù)值比較器用用74HC8574HC85組成組成1616位數(shù)值比較器的并聯(lián)擴展方式。位數(shù)值比較器的并聯(lián)擴展方式。 A0 B0 A12 B12 IAB IA=B IAB FAB

45、 FAB C3 A1 B1 A2 B2 A3 B3 A15 B15 A8 B8 A0 B0 IAB IA=B IAB FAB FAB C2 A1 B1 A2 B2 A3 B3 A4 B4 A0 B0 A0 B0 IAB IA=B IAB FAB FAB C1 A1 B1 A2 B2 A3 B3 A0 B0 IAB IA=B IAB FAB FAB C0 A1 B1 A2 B2 A3 B3 B0 A1 B1 A2 B2 A3 B3 A0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 FAB FAB FA=B C4 IAB IA=B IAB B3A3B0A0B7A7B4A4B11A1

46、1B8A8B15A15B12A12輸出輸出4.4.5 算術運算電路算術運算電路 A B S C HA FA Ai Bi Ci-1 Ci Si 在兩個在兩個1 1位二進制數(shù)相加時，不考慮低位來的進位的相加位二進制數(shù)相加時，不考慮低位來的進位的相加 - -半加半加 在兩個二進制數(shù)相加時，考慮低位進位的相加在兩個二進制數(shù)相加時，考慮低位進位的相加 - -全加全加 加法器分為半加器和全加器兩種。加法器分為半加器和全加器兩種。半加器半加器全加器全加器1. 1. 半加器和全加器半加器和全加器兩個兩個4 4 位二進制數(shù)相加位二進制數(shù)相加: :（1 1） 1 1位半加器（位半加器（Half AdderHalf

47、 Adder） 不考慮低位進位，將兩個不考慮低位進位，將兩個1 1位二進制數(shù)位二進制數(shù)A A、B B相加的器件。相加的器件。 半加器的真值表半加器的真值表 邏輯表達式邏輯表達式1000C011110101000SBA 半加器的真值表半加器的真值表 A B =1 & C=AB BAS BABAS 如用與非門實現(xiàn)最少要幾個門如用與非門實現(xiàn)最少要幾個門? ?C = AB 邏輯圖邏輯圖（2 2） 全加器（全加器（Full AdderFull Adder） 全加器真值表全加器真值表 全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，全加器能進行加數(shù)、被加數(shù)和低位來的進位信號相加，并根據(jù)求和結果給出

48、該位的進位信號。并根據(jù)求和結果給出該位的進位信號。 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 1110100110010100111011101001110010100000CSCBA 你能用你能用74151741387415174138設計全加設計全加器嗎器嗎? ? 用這兩種器件組成邏輯函數(shù)用這兩種器件組成邏輯函數(shù)產生電路產生電路, ,有什么不同有什么不同? ?iiiii CBAABCCBACBACBASiiio)( CBAABBCACBAABC S A B Ci Co BA iCBA AB i)(CBA 1 CO

49、 CO A B S CO Ci C O C I 于是可得全加器的邏輯表達式為于是可得全加器的邏輯表達式為加法器的應用加法器的應用1110100110010100全加器真值表全加器真值表 111011101001110010100000CSCBAABC有奇數(shù)個有奇數(shù)個1時時S為為1；ABC有偶數(shù)個有偶數(shù)個1和全為和全為0時時S為為0。-用全加器組成用全加器組成3位二進制代碼位二進制代碼奇偶校驗器奇偶校驗器用全加器組成用全加器組成8位二進制代碼位二進制代碼奇偶校驗器，電路應如何連接？奇偶校驗器，電路應如何連接？（1 1）串行進位加法器）串行進位加法器如何用如何用1 1位全加器實現(xiàn)兩個位全加器實現(xiàn)兩

50、個4 4位二進制數(shù)相加？位二進制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進位信號送給鄰近高位作為輸入信號，采用串行進位低位的進位信號送給鄰近高位作為輸入信號，采用串行進位加法器運算速度不高。加法器運算速度不高。2.2.多位數(shù)加法器多位數(shù)加法器 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C3 C0 C1 C2 FA0 FA1 FA2 FA3 0 0定義兩個中間變量定義兩個中間變量Gi和和Pi ： Gi= AiBi （2）超前進位加法器 提高運算速度的基本思想：設計進位信號產生電

51、路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進位信號，而無需等待最低位的進位信號。定義第定義第i 位的進位信號（位的進位信號（Ci ）：）：iiiiii-1()CA BAB C Ci= GiPi Ci-1 iiii-1SABC iii()pAB 4位全加器進位信號的產生：C0= G0+P0 C-1 C1= G1+P1 C0C1 = G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+

52、P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Gi= AiBiCi= GiPi Ci-1 ()iiiPAB 集成超前進位產生器集成超前進位產生器74LS18274LS182 Cn+x Cn+y Cn+z 3P3 Cn & & 1 1 1 1 1 3G2P3 2G3 1P3 1G3 0P3 0GP G& & & & & & & & & & & & 邏輯圖邏輯圖 74LS182 Cn+x Cn+y Cn+z G P Cn G0 P0 G1 P1 G2 P2 G3 P3 邏輯符號邏輯符號超前進位集成超前進位集成4位加法器位加法器74LS283 A3 B2 A2 B1