第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用

1、第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分1第第10 10章章 EDAEDA技術(shù)在技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用 10.1 等精度頻率計(jì)設(shè)計(jì)10.2 測(cè)相儀設(shè)計(jì)10.3 基于DDS的數(shù)字移相正弦信號(hào)發(fā)生器設(shè)計(jì)10.4 邏輯分析儀設(shè)計(jì) 大結(jié)局第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分210.1 10.1 等精度頻率計(jì)設(shè)計(jì)等精度頻率計(jì)設(shè)計(jì)本系統(tǒng)設(shè)計(jì)的基本指標(biāo)為：本系統(tǒng)設(shè)計(jì)的基本指標(biāo)為：（1）頻率測(cè)試功能：測(cè)頻范圍）頻率測(cè)試功能：測(cè)頻范圍0.1Hz100MHz。測(cè)頻精度：測(cè)。測(cè)頻精

2、度：測(cè)頻全域相對(duì)誤差恒為百萬分之一。頻全域相對(duì)誤差恒為百萬分之一。（3）周期測(cè)試功能：）周期測(cè)試功能：信號(hào)測(cè)試范圍與精度要求與測(cè)頻功能相同。信號(hào)測(cè)試范圍與精度要求與測(cè)頻功能相同。 （4）占空比測(cè)試功能：測(cè)試精度）占空比測(cè)試功能：測(cè)試精度199。10.1.1 系統(tǒng)設(shè)計(jì)要求系統(tǒng)設(shè)計(jì)要求 簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)是1997年全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽賽題之一。 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)測(cè)頻區(qū)域內(nèi)保持恒定的測(cè)試精度。 （2）脈寬測(cè)試功能：測(cè)試范圍）脈寬測(cè)試功能：測(cè)試范圍0.1s1s，測(cè)試精度，測(cè)試精

3、度0.01s 。（5）相位測(cè)試功能：）相位測(cè)試功能：附加功能附加功能( (見見10.2節(jié)節(jié)) 。第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分310.1.2 主系統(tǒng)組成主系統(tǒng)組成 等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模CPLD/FPGA芯片難以實(shí)現(xiàn)。因此，我們選擇單片機(jī)和CPLD/FPGA的結(jié)合來實(shí)現(xiàn)。電路系統(tǒng)原理框圖如圖10.1所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出；CPLD/FPGA完成各種測(cè)試功能；鍵盤信號(hào)由89C51單片機(jī)進(jìn)行處理，它從CPLD/FPGA讀回計(jì)數(shù)數(shù)據(jù)并進(jìn)行運(yùn)算，向顯示

4、電路輸出測(cè)量結(jié)果；顯示器電路采用七段LED動(dòng)態(tài)顯示，由8個(gè)芯片74LS164分別驅(qū)動(dòng)數(shù)碼管。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分4圖圖10.1 頻率計(jì)主系統(tǒng)電路組成頻率計(jì)主系統(tǒng)電路組成第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分5 等精度頻率計(jì)主要由以下幾個(gè)部分構(gòu)成： (1) 信號(hào)整形電路。用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，以便作為PLD器件的輸入信號(hào)。 (2) 測(cè)頻電路。是測(cè)頻的核心電路模塊，可以由FPGA等PLD器件擔(dān)任。 (3) 單片機(jī)電路模塊。用于控制FPGA的測(cè)頻操作和讀取測(cè)頻數(shù)據(jù)，并作出相應(yīng)數(shù)據(jù)處

5、理。 (4) 100MHz的標(biāo)準(zhǔn)頻率信號(hào)源。本模塊采用高頻率穩(wěn)定度和高精度的晶振作為標(biāo)準(zhǔn)頻率發(fā)生器，產(chǎn)生100MHz的標(biāo)準(zhǔn)頻率信號(hào)直接進(jìn)入FPGA。如果由于優(yōu)化問題，可接50MHz或更低頻率的晶振。 (5) 鍵盤模塊?？梢杂?個(gè)鍵執(zhí)行測(cè)試控制，一個(gè)是復(fù)位鍵，其余是命令鍵。 (6)數(shù)碼顯示模塊。可以用7個(gè)數(shù)碼管顯示測(cè)試結(jié)果，最高可表示百萬分之一的精度。第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分610.1.3 工作原理工作原理 1. 頻率測(cè)量方法及原理頻率測(cè)量方法及原理 (1) 直接測(cè)頻法：把被測(cè)頻率信號(hào)經(jīng)脈沖整形電路處理后加到閘門的一個(gè)輸入端，只有在閘門

6、開通時(shí)間T(以秒計(jì))內(nèi)，被計(jì)數(shù)的脈沖送到十進(jìn)制計(jì)數(shù)器進(jìn)行計(jì)數(shù)。 (2) 組合測(cè)頻法：是指在高頻時(shí)采用直接測(cè)頻法，低頻時(shí)采用直接測(cè)量周期法測(cè)信號(hào)的周期，然后換算成頻率。 (3) 倍頻法：是指把頻率測(cè)量范圍分成多個(gè)頻段，使用倍頻技術(shù)，根據(jù)頻段設(shè)置倍頻系數(shù)，將經(jīng)整形的低頻信號(hào)進(jìn)行倍頻后再進(jìn)行測(cè)量，對(duì)高頻段則直接進(jìn)行測(cè)量。倍頻法較難實(shí)現(xiàn)。 (4) 等精度測(cè)頻法：其實(shí)現(xiàn)方法可用主控結(jié)構(gòu)圖10.2和波形圖10.3來說明。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分7圖圖10.2 等精度頻率計(jì)主控結(jié)構(gòu)等精度頻率計(jì)主控結(jié)構(gòu)第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中

7、的應(yīng)用2022年4月30日16時(shí)51分8 圖10.2中“預(yù)置門控信號(hào)”CL可由單片機(jī)發(fā)出，設(shè)CL的時(shí)間寬度其寬度為Tpr。BZH和TF模塊是兩個(gè)可控的32位高速計(jì)數(shù)器，BENA和ENA分別是它們的計(jì)數(shù)允許信號(hào)端，高電平有效。 標(biāo)準(zhǔn)頻率信號(hào)從BZH的時(shí)鐘輸入端BCLK輸入，設(shè)其頻率為Fs；經(jīng)整形后的被測(cè)信號(hào)從與BZH相似的32位計(jì)數(shù)器TF的時(shí)鐘輸入端TCLK輸入，設(shè)其真實(shí)頻率值為Fxe，被測(cè)頻率為Fx。 測(cè)頻原理說明如下：測(cè)頻開始前，首先發(fā)出一個(gè)清零信號(hào)CLR，使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置0，同時(shí)通過信號(hào)ENA，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。這是一個(gè)初始化操作。 然后由單片機(jī)發(fā)出允許測(cè)頻命令，即令預(yù)置門控信號(hào)

8、CL為高電平，這時(shí)D觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過時(shí)Q端才被置1，與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器BHZ和TF，進(jìn)入圖10.3所示的“計(jì)數(shù)允許周期”。在此期間，BHT和TF分別對(duì)被測(cè)信號(hào)(頻率為Fx)和標(biāo)準(zhǔn)頻率信號(hào)(頻率為Fs)同時(shí)計(jì)數(shù)。當(dāng)Tpr秒后，預(yù)置門信號(hào)被單片機(jī)置為低電平，但此時(shí)兩個(gè)計(jì)數(shù)器仍沒有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到來時(shí)，才通過D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分9 被測(cè)頻率值為被測(cè)頻率值為Fx，標(biāo)準(zhǔn)頻率為，標(biāo)準(zhǔn)頻率為Fs，設(shè)在一次預(yù)置門時(shí)間，設(shè)在一次預(yù)置門時(shí)間Tpr中對(duì)被測(cè)信號(hào)計(jì)數(shù)

9、值為中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則，則下式成立：下式成立： NsFsNxFx/(10.1) 得到測(cè)得的頻率為：得到測(cè)得的頻率為：NxNsFsFx)/(10.2)圖圖10.3 頻率計(jì)測(cè)控時(shí)序頻率計(jì)測(cè)控時(shí)序第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分10 2. 周期測(cè)量模塊周期測(cè)量模塊 (1) 直接周期測(cè)量法：用被測(cè)信號(hào)經(jīng)放大整形后形成的方波信號(hào)直接控制計(jì)數(shù)門控電路，使主門開放時(shí)間等于信號(hào)周期Tx，時(shí)標(biāo)為Ts的脈沖在主門開放時(shí)間進(jìn)入計(jì)數(shù)器。設(shè)在Tx期間計(jì)數(shù)值為N，可以根據(jù)以下公式來算得被測(cè)信號(hào)周期： Tx

10、=NTs (10.3) 經(jīng)誤差分析，可得結(jié)論：用該測(cè)量法測(cè)量時(shí)，被測(cè)信號(hào)的頻率越高，測(cè)量誤差越大。 (2) 等精度周期測(cè)量法：該方法在測(cè)量電路和測(cè)量精度上與等精度頻率測(cè)量完全相同，只是在進(jìn)行計(jì)算時(shí)公式不同，用周期1/T代換頻率f即可，其計(jì)算公式為 Tx= (TsNs)/ Nx (10.4) 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分11 3.脈寬測(cè)量模塊脈寬測(cè)量模塊 在進(jìn)行脈沖寬度測(cè)量時(shí)，首先經(jīng)信號(hào)處理電路進(jìn)行處理，限制只有信號(hào)的50%幅度及其以上部分才能輸入數(shù)字測(cè)量部分。脈沖邊沿被處理得非常陡峭，然后送入測(cè)量計(jì)數(shù)器進(jìn)行測(cè)量。 測(cè)量電路在檢測(cè)到脈沖信號(hào)

11、的上升沿時(shí)打開計(jì)數(shù)器，在下降沿時(shí)關(guān)閉計(jì)數(shù)器，設(shè)脈沖寬度為Twx，計(jì)算公式為 Twx= Nx/ fs (10.5) 4.占空比測(cè)量模塊占空比測(cè)量模塊 對(duì)于占空比K的測(cè)量，可以通過測(cè)量正反兩個(gè)脈寬的計(jì)數(shù)值來獲得。設(shè)BZH對(duì)正脈寬的計(jì)數(shù)值為N1，對(duì)負(fù)脈寬的計(jì)數(shù)值為N2，則周期計(jì)數(shù)值為N1+N2，于是K為： K= N1/(N1+ N2)100% (10.6) 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分1210.1.4 FPGA開發(fā)的開發(fā)的VHDL設(shè)計(jì)設(shè)計(jì) 【例【例10.1】LIBRARY IEEE; -等精度頻率計(jì)等精度頻率計(jì)USE IEEE.STD_LOGI

12、C_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY GWDVPB IS PORT (BCLK : IN STD_LOGIC; -CLOCK1 標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào)標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào) TCLK : IN STD_LOGIC; - 待測(cè)頻率時(shí)鐘信號(hào)待測(cè)頻率時(shí)鐘信號(hào) CLR : IN STD_LOGIC; - 清零和初始化信號(hào)清零和初始化信號(hào) CL : IN STD_LOGIC; -預(yù)置門控制預(yù)置門控制 SPUL : IN STD_LOGIC; -測(cè)頻或測(cè)脈寬控制測(cè)頻或測(cè)脈寬控制 START : OUT STD_LOGIC; EEND : OUT STD_L

13、OGIC; -由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); -多路選擇控制多路選擇控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -位數(shù)據(jù)讀出位數(shù)據(jù)讀出 END GWDVPB; 接下頁(yè)接下頁(yè)第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分13ARCHITECTURE behav OF GWDVPB IS SIGNAL BZQ,TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0);-標(biāo)準(zhǔn)計(jì)數(shù)器標(biāo)準(zhǔn)計(jì)

14、數(shù)器/測(cè)頻計(jì)數(shù)器測(cè)頻計(jì)數(shù)器 SIGNAL ENA,PUL : STD_LOGIC; - 計(jì)數(shù)使能計(jì)數(shù)使能/脈寬計(jì)數(shù)使能脈寬計(jì)數(shù)使能 SIGNAL MA,CLK1,CLK2,CLK3 : STD_LOGIC ; SIGNAL Q1,Q2,Q3,BENA : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN START = ENA ; DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE-標(biāo)準(zhǔn)頻率計(jì)數(shù)低標(biāo)準(zhǔn)頻率計(jì)數(shù)低8位輸出位輸出 BZQ(15 DOWNTO 8) WHEN SEL = 001 ELSE

15、 BZQ(23 DOWNTO 16) WHEN SEL = 010 ELSE BZQ(31 DOWNTO 24) WHEN SEL = 011 ELSE-標(biāo)準(zhǔn)頻率計(jì)數(shù)最高標(biāo)準(zhǔn)頻率計(jì)數(shù)最高8位輸出位輸出 TSQ( 7 DOWNTO 0) WHEN SEL = 100 ELSE-待測(cè)頻率計(jì)數(shù)值最低待測(cè)頻率計(jì)數(shù)值最低8位輸出位輸出 TSQ(15 DOWNTO 8) WHEN SEL = 101 ELSE TSQ(23 DOWNTO 16) WHEN SEL = 110 ELSE TSQ(31 DOWNTO 24) WHEN SEL = 111 ELSE-待測(cè)頻率計(jì)數(shù)值最高待測(cè)頻率計(jì)數(shù)值最高8位輸出位

16、輸出 TSQ(31 DOWNTO 24) ; BZH : PROCESS(BCLK, CLR) -標(biāo)準(zhǔn)頻率測(cè)試計(jì)數(shù)器，標(biāo)準(zhǔn)計(jì)數(shù)器標(biāo)準(zhǔn)頻率測(cè)試計(jì)數(shù)器，標(biāo)準(zhǔn)計(jì)數(shù)器 BEGIN IF CLR = 1 THEN BZQ 0 ) ; ELSIF BCLKEVENT AND BCLK = 1 THEN IF BENA = 1 THEN BZQ = BZQ + 1; END IF; END IF; END PROCESS; TF : PROCESS(TCLK, CLR, ENA) -待測(cè)頻率計(jì)數(shù)器，測(cè)頻計(jì)數(shù)器待測(cè)頻率計(jì)數(shù)器，測(cè)頻計(jì)數(shù)器 接下頁(yè)接下頁(yè) 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用202

17、2年4月30日16時(shí)51分14BEGIN IF CLR = 1 THEN TSQ 0 ); ELSIF TCLKEVENT AND TCLK = 1 THEN IF ENA = 1 THEN TSQ = TSQ + 1; END IF; END IF; END PROCESS; PROCESS(TCLK,CLR)-計(jì)數(shù)控制使能，計(jì)數(shù)控制使能，CL為預(yù)置門控信號(hào)，同時(shí)兼作正負(fù)脈寬測(cè)試控制信號(hào)為預(yù)置門控信號(hào)，同時(shí)兼作正負(fù)脈寬測(cè)試控制信號(hào) BEGIN IF CLR = 1 THEN ENA = 0 ; ELSIF TCLKEVENT AND TCLK = 1 THEN ENA = CL ; END

18、IF; END PROCESS; MA = (TCLK AND CL) OR NOT(TCLK OR CL) ; -測(cè)脈寬邏輯測(cè)脈寬邏輯 CLK1 = NOT MA; CLK2 = MA AND Q1; CLK3 = NOT CLK2; SS = Q2 & Q3 ; DD1: PROCESS(CLK1,CLR) BEGIN IF CLR = 1 THEN Q1 = 0 ; ELSIF CLK1EVENT AND CLK1 = 1 THEN Q1 = 1 ; END IF; END PROCESS;DD2: PROCESS(CLK2,CLR) BEGIN IF CLR = 1 THEN Q2 =

19、 0 ; ELSIF CLK2EVENT AND CLK2 = 1 THEN Q2 = 1 ; END IF; END PROCESS; 接下頁(yè)接下頁(yè)第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分15DD3: PROCESS(CLK3,CLR) BEGIN IF CLR = 1 THEN Q3 = 0 ; ELSIF CLK3EVENT AND CLK3 = 1 THEN Q3 = 1 ; END IF; END PROCESS; PUL =1 WHEN SS=10 ELSE -當(dāng)當(dāng)SS=10時(shí)，時(shí)，PUL高電平，允許標(biāo)準(zhǔn)計(jì)數(shù)器計(jì)數(shù)，高電平，允許標(biāo)準(zhǔn)計(jì)數(shù)器

20、計(jì)數(shù)， 0 ; -禁止計(jì)數(shù)禁止計(jì)數(shù) EEND =1 WHEN SS=11 ELSE-EEND為低電平時(shí)，表示正在計(jì)數(shù)，由低電平變到高電平為低電平時(shí)，表示正在計(jì)數(shù)，由低電平變到高電平 0 ; -時(shí)，表示計(jì)數(shù)結(jié)束，可以從標(biāo)準(zhǔn)計(jì)數(shù)器中讀數(shù)據(jù)了時(shí)，表示計(jì)數(shù)結(jié)束，可以從標(biāo)準(zhǔn)計(jì)數(shù)器中讀數(shù)據(jù)了 BENA =ENA WHEN SPUL=1 ELSE-標(biāo)準(zhǔn)計(jì)數(shù)器時(shí)鐘使能控制信號(hào)，當(dāng)標(biāo)準(zhǔn)計(jì)數(shù)器時(shí)鐘使能控制信號(hào)，當(dāng)SPUL為為1時(shí)，測(cè)頻率時(shí)，測(cè)頻率 PUL WHEN SPUL = 0 ELSE -當(dāng)當(dāng)SPUL為為0時(shí)，測(cè)脈寬和占空比時(shí)，測(cè)脈寬和占空比 PUL ; END behav;第10章 EDA技術(shù)在全國(guó)大學(xué)生

21、電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分16CDQCDQCDQCDQ（DATA）（START）SPULEEND=0則EEND=1，否則當(dāng)Q2=1，Q3=1PUL=0則PUL=1，否則當(dāng)Q2=1，Q3=0SS1的邏輯功能為：2選1多路選擇器FPGA1（SPUL）ENABENA0MUX211（EEND）PLENDSS1Q3Q2（SEL）（CLR）（TCLK）（CL）（BCLK）8DATASEL3323264-8多路選擇器TSQ32位待測(cè)頻率計(jì)數(shù)器ENATCLKTFCLRBENABCLKBZHBZQ32位標(biāo)準(zhǔn)頻率計(jì)數(shù)器CLR圖圖10.4 等精度頻率計(jì)等精度頻率計(jì)FPGA部分的部分的RTL

22、電路圖電路圖 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分1710.1.5 系統(tǒng)仿真系統(tǒng)仿真 圖10.5和圖10.6分別是例10.1頻率測(cè)試仿真波形和脈寬測(cè)試仿真波形。 從圖10.5可以看出，SPUL=1時(shí)，系統(tǒng)進(jìn)行等精度測(cè)頻。這時(shí)，CLR一個(gè)正脈沖后，系統(tǒng)被初始化。然后CL被置為高電平，但這時(shí)兩個(gè)計(jì)數(shù)器并未開始計(jì)數(shù)(START=0)，直到此后被測(cè)信號(hào)TCLK出現(xiàn)一個(gè)上升沿，START=1時(shí)2個(gè)計(jì)數(shù)器同時(shí)啟動(dòng)分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)開始計(jì)數(shù)，其中BZQ和TSQ分別為標(biāo)準(zhǔn)頻率計(jì)數(shù)器和被測(cè)頻率計(jì)數(shù)器的計(jì)數(shù)值。由圖可見，在CL變?yōu)榈碗娖胶?，?jì)數(shù)仍未停止，直到T

23、CLK出現(xiàn)一個(gè)上升沿為止，這時(shí)START=0，可作為單片機(jī)了解計(jì)數(shù)結(jié)束的標(biāo)志信號(hào)。仿真波形中TCLK和BCLK的周期分別設(shè)置為10和500ns。由圖可見，計(jì)數(shù)結(jié)果是，對(duì)TCLK的計(jì)數(shù)值是5，對(duì)BCLK的計(jì)數(shù)值是64(十六進(jìn)制)。通過控制SEL就能按照8個(gè)8位將兩個(gè)計(jì)數(shù)器中的32位數(shù)讀入單片機(jī)中進(jìn)行計(jì)算。從圖中的波形可以看出，例10.1描述的等精度測(cè)頻的功能完全正確。第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分18圖10.5 頻率/周期測(cè)量仿真圖 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分19圖10.6 脈寬/占空

24、比測(cè)量仿真圖第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分20 圖10.6中，取SPUL=0時(shí)，系統(tǒng)被允許進(jìn)行脈寬測(cè)試。為了便于觀察，圖中仿真波形中的TCLK和BCLK的周期分別設(shè)置為75和500ns。由例10.1和圖10.4可以分析，CL和CLR的功能都發(fā)生了變化，前者為1時(shí)測(cè)信號(hào)高電平的脈寬，為0時(shí)測(cè)低電平的脈寬；而后者CLR變?yōu)?時(shí)作系統(tǒng)初始化，由1變?yōu)?后啟動(dòng)電路系統(tǒng)的標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器BZQ準(zhǔn)備對(duì)標(biāo)準(zhǔn)頻率進(jìn)行計(jì)數(shù)。而允許計(jì)數(shù)的條件是此后出現(xiàn)的第一個(gè)脈寬的寬度。由圖10.6可見，當(dāng)CL=1，TCLK的高電平脈沖到來時(shí)，即啟動(dòng)了BZQ進(jìn)行計(jì)數(shù)，而在TCL

25、K的低電平到來時(shí)停止計(jì)數(shù)，狀態(tài)信號(hào)EEND則由低電平變?yōu)楦唠娖?，告訴單片機(jī)計(jì)數(shù)結(jié)束。計(jì)數(shù)值可以通過SEL讀出，這里是4BH。 由此不難算出，TCLK的高電平脈寬應(yīng)該等于4BH乘以BCLK的周期。改變CL為0，又能測(cè)出TCLK的低電平脈寬，從而可以獲得TCLK的周期和占空比。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分2110.1.6 系統(tǒng)測(cè)試與系統(tǒng)測(cè)試與硬件驗(yàn)證硬件驗(yàn)證 1.FPGA測(cè)頻專用電路的調(diào)試測(cè)頻專用電路的調(diào)試 使用Quartus ，計(jì)算機(jī)，GW48 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)等軟件和設(shè)備，對(duì)FPGA/CPLD測(cè)控電路進(jìn)行VHDL程序的調(diào)試，有關(guān)仿真以

26、及編程下載，硬件測(cè)試等。 (1)在使用單片機(jī)統(tǒng)調(diào)前，應(yīng)該直接對(duì)下載了例10.1程序的FPGA進(jìn)行測(cè)試，如果使用GW48 EDA系統(tǒng)，建議電路圖用實(shí)驗(yàn)電路模式NO.5。如果以上的仿真測(cè)試無誤，進(jìn)行引腳鎖定，以便能在GW48 EDA系統(tǒng)上進(jìn)行FPGA硬件功能的測(cè)試。 (2)如果能通過以上步驟，則表明專用功能的FPGA已設(shè)計(jì)完成，可根據(jù)用戶板的引腳情況，重新鎖定引腳，以便將FPGA插到用戶板上，與板上的單片機(jī)和其他器件協(xié)調(diào)工作，完成獨(dú)立的測(cè)頻系統(tǒng)。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分22 2.單片機(jī)程序單片機(jī)程序調(diào)試調(diào)試 根據(jù)圖10.5和圖10.6各

27、信號(hào)的時(shí)序設(shè)置方式和輸出信號(hào)的含義，設(shè)計(jì)單片機(jī)程序，其中包括單片機(jī)與FPGA的數(shù)據(jù)通信程序、單片機(jī)控制FPGA進(jìn)行測(cè)頻和測(cè)脈寬的控制程序、數(shù)據(jù)運(yùn)算程序等。最后將設(shè)計(jì)調(diào)試好的單片機(jī)程序編譯后燒錄進(jìn)單片機(jī)中。 3.系統(tǒng)的聯(lián)合調(diào)試系統(tǒng)的聯(lián)合調(diào)試 在各個(gè)單元電路調(diào)試好后即可進(jìn)行系統(tǒng)聯(lián)合調(diào)試(統(tǒng)調(diào))。統(tǒng)調(diào)中，利用GW48系統(tǒng)的各種標(biāo)準(zhǔn)頻率，測(cè)試用戶板的功能。 4.系統(tǒng)的硬件驗(yàn)證系統(tǒng)的硬件驗(yàn)證 系統(tǒng)聯(lián)合調(diào)試成功后，可將單片機(jī)程序通過編程器固化到單片機(jī)中并插入EDA實(shí)驗(yàn)開發(fā)系統(tǒng)中的單片機(jī)插座上，將VHDL設(shè)計(jì)經(jīng)過綜合適配后的網(wǎng)表對(duì)CPLD/FPGA進(jìn)行編程下載，輸入相關(guān)的信號(hào)，并進(jìn)行有關(guān)性能指標(biāo)的測(cè)試，直到

28、滿足系統(tǒng)的設(shè)計(jì)要求為止。同時(shí)將FPGA目標(biāo)器件的HEX文件，用編程器燒入EPROM中，完成掉電保護(hù)設(shè)計(jì)。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分2310.2.1 測(cè)相儀工作原理及實(shí)現(xiàn)測(cè)相儀工作原理及實(shí)現(xiàn) 首先利用10.1節(jié)介紹的等精度頻率計(jì)測(cè)得占空比K為：K= N1/(N1+N2)100% 其中N1是高電平脈寬時(shí)間內(nèi)的計(jì)數(shù)值，N2是低電平脈寬時(shí)間內(nèi)的計(jì)數(shù)值。 由圖10.4和圖10.6可知，對(duì)于例10.1增加一個(gè)鑒相器邏輯模塊就能構(gòu)成一個(gè)相位測(cè)試儀。圖10.7是一個(gè)測(cè)相儀電路框圖。在FPGA模塊中除了原來的測(cè)頻測(cè)脈寬功能塊外，增加了一個(gè)鑒相器，鑒相器

29、接受來自外部的兩路被整形后的信號(hào)。由鑒相器輸出的脈沖信號(hào)的占空比與這兩路信號(hào)的相位差成正比，正好等于占空比K乘以360，即： = K360=N1/(N1+N2)360 (10.7) 10.2 測(cè)相儀設(shè)計(jì)測(cè)相儀設(shè)計(jì)第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分24圖圖10.7 測(cè)相儀電路框圖測(cè)相儀電路框圖 圖圖10.8 測(cè)相儀電路原理圖測(cè)相儀電路原理圖(TPAS.GDF工程工程) 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分25 圖10.8中TPAS.GDF工程中的模塊ETESTER的功能和結(jié)構(gòu)與10.1節(jié)的等精度頻率

30、計(jì)完全相同，只是在原來的待測(cè)頻率輸入端TCLK接了一個(gè)鑒相器模塊EPD，EPD的電路結(jié)構(gòu)如圖10.9所示。 由如圖10.10所示的鑒相器EPD的仿真波形可知，2路同頻率不同相位的時(shí)鐘信號(hào)PA和PB通過鑒相器EPD后，將輸出一路具有不同占空比的脈沖波形。其頻率與輸入頻率相同，而占空比與PB和PA信號(hào)上升沿的時(shí)間有關(guān)。顯然EPD的脈寬等于PB和PA信號(hào)上升沿的時(shí)間差。這個(gè)時(shí)間差即為PB、PA間的相位差，它正好等于EPD的占空比K乘以360，即：= K360。 因此可以這樣來修改以上的設(shè)計(jì)方案，首先設(shè)計(jì)一個(gè)如圖10.9所示的鑒相器(也可以用其他電路形式)，其輸出口與例10.l模塊的TCLK相接，構(gòu)成

31、圖10.8所示的頂層設(shè)計(jì)。然后改變單片機(jī)中的測(cè)占空比顯示程序，即將原來程序中計(jì)算后輸出的占空比數(shù)據(jù)乘以360，即完成式(10.7)的計(jì)算。而實(shí)測(cè)中只要測(cè)出信號(hào)的占空比就能同時(shí)測(cè)出相位差，其精度與占空比的精度相同。因此，TPAS.GDF工程中的模塊ETESTER也可用例10.1的程序來實(shí)現(xiàn)。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分26圖圖10.9 鑒相器模塊鑒相器模塊EPD原理圖原理圖 圖圖10.10 鑒相器鑒相器EPD的仿真波形的仿真波形 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分2710.2.2 系統(tǒng)測(cè)試

32、系統(tǒng)測(cè)試 (1) 將GWAK30或GWAC3適配板插在GWDVPB電子設(shè)計(jì)應(yīng)用板上，對(duì)其上的掉電保護(hù)器件編程，將圖10.8所示電路配置進(jìn)GWDVPB板上的FPGA。 (2) 連上接地線，兩路被測(cè)信號(hào)進(jìn)入GWDVPB板上的PIO16和PIO17，按鍵1測(cè)頻率、鍵2測(cè)占空比、鍵3測(cè)鑒相后的脈沖信號(hào)的脈寬、鍵4測(cè)此兩路信號(hào)的相位差。 (3) 為了得到兩路移相信號(hào)，在GW48系統(tǒng)上插上對(duì)應(yīng)的適配板，用示波器測(cè)出兩路正弦信號(hào)，使輸出峰峰值不大于4V。 (4) 用兩接線及一地線將由GW48主系統(tǒng)上的兩路正弦信號(hào)(嚴(yán)格情況下要求整形)接到GWDVPB板上的兩個(gè)輸入端口PIO16和PIO17，以便測(cè)他們的頻率

33、和相位差。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分2810.3 基于基于DDS的數(shù)字移相正弦信號(hào)發(fā)生器設(shè)計(jì)的數(shù)字移相正弦信號(hào)發(fā)生器設(shè)計(jì) 基于DDS的數(shù)字移相正弦信號(hào)發(fā)生器設(shè)計(jì)是2003年電子設(shè)計(jì)競(jìng)賽賽題之一。10.3.1 系統(tǒng)設(shè)計(jì)要求系統(tǒng)設(shè)計(jì)要求 DDS技術(shù)是一種把一系列數(shù)字形式的信號(hào)通過DAC轉(zhuǎn)換成模擬形式的信號(hào)合成技術(shù)，目前使用最廣泛的一種DDS方式是利用高速存儲(chǔ)器作查找表，然后通過高速DAC輸出已經(jīng)用數(shù)字形式存入的正弦波。 DDS技術(shù)具有頻率切換時(shí)間短(20 ns)，頻率分辨率高(0.01 Hz)，頻率穩(wěn)定度高，輸出信號(hào)的頻率和相位可以快速程

34、控切換，輸出相位可連續(xù)，可編程以及靈活性大等優(yōu)點(diǎn)，它以有別于其他頻率合成方法的優(yōu)越性能和特點(diǎn)成為現(xiàn)代頻率合成技術(shù)中的姣姣者。DDS廣泛用于接受機(jī)本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無線通信系統(tǒng)。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分29圖圖10.11 DDS基本原理圖基本原理圖累加器相位寄存器加法器正(余)弦查找表DACLPF相位控制字時(shí)鐘源MN位fcfout輸出頻率頻率控制字10.3.2 系統(tǒng)設(shè)計(jì)方案系統(tǒng)設(shè)計(jì)方案 1. DDS的工作原理的工作原理 圖10.11是DDS的基本原理圖，頻率控制字M和相位控制字分別控制DDS輸出

35、正(余)弦波的頻率和相位。DDS系統(tǒng)的核心是相位累加器，它由一個(gè)累加器和一個(gè)N位相位寄存器組成。每來一個(gè)時(shí)鐘脈沖，相位寄存器以步長(zhǎng)M增加。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分30圖圖10.12 DDS內(nèi)部組成框圖內(nèi)部組成框圖 2.DDS的的FPGA實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì) 根據(jù)圖10.11，并假定相位控制字為0，這時(shí)DDS的核心部分相位累加器的FPGA的設(shè)計(jì)可分為如下幾個(gè)模塊：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和輸出數(shù)據(jù)寄存器REG2，其內(nèi)部組成框圖如圖10.12所示。圖中，輸入信號(hào)有時(shí)鐘輸入CLK，使能端EN，復(fù)位端RESET

36、，頻率控制字K，輸出信號(hào)為Q。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分31 首先利用MATLAB或C語(yǔ)言編程對(duì)正弦函數(shù)進(jìn)行采樣；然后對(duì)采樣數(shù)據(jù)進(jìn)行二進(jìn)制轉(zhuǎn)換，其結(jié)果作為查找表地址的數(shù)值。 用MATLAB語(yǔ)言編寫的正弦函數(shù)數(shù)據(jù)采集程序如下：CLEAR TIC；T=2*PI/1024；t=0：T：2*pi；y=255*sin(t)；round(y)；用C語(yǔ)言編寫的正弦函數(shù)數(shù)據(jù)采樣程序如下：#include stdio.h#include math.hMain( ) int I； Float s；For ( i=0；i1024；i+) s=sin(act

37、an(1)*8*i/1024)； Printf( %d，%d； n， (int)(s+1)*1023/2)； 兩個(gè)程序運(yùn)行之后所得結(jié)果是一致的。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分3210.3.3 DDS內(nèi)部主要模塊的內(nèi)部主要模塊的VHDL程序?qū)崿F(xiàn)程序?qū)崿F(xiàn) 1.相位累加器相位累加器SUM99的的VHDL源程序源程序-SUM910.VHDLIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY SUM99 IS PORT(K： IN STD_LO

38、GIC_VECTOR(9 DOWNTO 0)；CLK： IN STD_LOGIC； EN： IN STD_LOGIC； RESET： IN STD_LOGIC； OUT1： OUT STD_LOGIC_VECTOR(9 DOWNTO 0)；END ENTITY SUM99；第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分33ARCHITECTURE ART OF SUM99 IS SIGNAL TEMP： STD_LOGIC_VECTOR(9 DOWNTO 0)； BEGIN PROCESS(CLK， EN， RESET) IS BEGINIF RESET=

39、1THEN TEMP=0000000000； ELSE IF CLKEVENT AND CLK=1THEN IF EN=1 THEN TEMP=TEMP+K； END IF； END IF； END IF； OUT1=TEMP； END PROCESS；END ARCHITECTURE ART； 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分342. 相位寄存器相位寄存器REG1的的VHDL源程序源程序-REG1.VHD (REG2.VHD與REG1.VHD相似)LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY

40、 REG1 IS PORT(D： IN STD_LOGIC_VECTOR(9 DOWNTO 0)； CLK： IN STD_LOGIC； Q： OUT STD_LOGIC_VECTOR(9 DOWNTO 0)；END ENTITY REG1；ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLKEVENT AND CLK=1)THEN QOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUT

41、POUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPK,EN=EN,RESET=RESET,CLK=CLK,OUT1=S1)； U1：REG1 PORT MAP(D=S1， CLK=CLK， Q=S2)； U2：ROM PORT MAP(ADDR=S2， CLK=CLK， OUTP=S3)； U3：REG2 PORT MAP(D=S3， CLK=CLK， Q=Q)；END ARCHITECTURE ART； 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分4010.3.4 系統(tǒng)仿真與硬件驗(yàn)證系統(tǒng)仿真與硬件驗(yàn)證 1. 系統(tǒng)

42、的有關(guān)仿真系統(tǒng)的有關(guān)仿真 系統(tǒng)的有關(guān)仿真如圖10.13用10.15所示，請(qǐng)讀者自己對(duì)仿真結(jié)果進(jìn)行分析。從仿真結(jié)果可以看出，對(duì)應(yīng)模塊的設(shè)計(jì)是正確的。 2.系統(tǒng)的硬件驗(yàn)證系統(tǒng)的硬件驗(yàn)證 DDS的輸入頻率控制字K有10位數(shù)據(jù)，輸出數(shù)據(jù)Q為9位，并且ROM需1024個(gè)存儲(chǔ)單元，需要占用的系統(tǒng)比較大。但我們所擁有的實(shí)驗(yàn)開發(fā)系統(tǒng)所配的適配板的資源可能有限，如我們?cè)谶M(jìn)行該實(shí)驗(yàn)時(shí)所用的芯片為Altera公司的EP1K30TC144芯片，這時(shí)我們直接進(jìn)行硬件驗(yàn)證會(huì)遇到困難。因此我們需要進(jìn)行變通，想辦法進(jìn)行硬件驗(yàn)證或部分驗(yàn)證。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分4

43、1圖圖10.13 相位累加器相位累加器SUM99的仿真結(jié)果的仿真結(jié)果 圖圖10.14 正弦查找表正弦查找表ROM仿真結(jié)果仿真結(jié)果 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分42圖圖10.15 整個(gè)系統(tǒng)整個(gè)系統(tǒng)DDS的仿真結(jié)果的仿真結(jié)果 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分43 簡(jiǎn)易邏輯分析儀設(shè)計(jì)是2003年全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽試題之一。10.4.1 設(shè)計(jì)任務(wù)設(shè)計(jì)任務(wù) 設(shè)計(jì)并制作一個(gè)8路數(shù)字信號(hào)發(fā)生器與簡(jiǎn)易邏輯分析儀，其結(jié)構(gòu)框圖如圖10.16所示。 10.4 邏輯分析儀設(shè)計(jì)邏輯分析儀設(shè)計(jì)圖圖10.16 系

44、統(tǒng)結(jié)構(gòu)框圖系統(tǒng)結(jié)構(gòu)框圖 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分4410.4.2 設(shè)計(jì)基本要求設(shè)計(jì)基本要求 1. 制作數(shù)字信號(hào)發(fā)生器 能產(chǎn)生8路可預(yù)置的循環(huán)移位邏輯信號(hào)序列，輸出信號(hào)為TTL電平，序列時(shí)鐘頻率為100Hz，并能夠重復(fù)輸出。邏輯信號(hào)序列示例如圖10.17所示。 2. 制作簡(jiǎn)易邏輯分析儀(1)具有采集8路邏輯信號(hào)的功能，并可設(shè)置單級(jí)觸發(fā)字。信號(hào)采集的觸發(fā)條件為各路被測(cè)信號(hào)電平與觸發(fā)字所設(shè)定的邏輯狀態(tài)相同。在滿足觸發(fā)條件時(shí)，能對(duì)被測(cè)信號(hào)進(jìn)行一次采集、存儲(chǔ)。(2)能利用模擬示波器清晰穩(wěn)定地顯示所采集到的8路信號(hào)波形，并顯示觸發(fā)點(diǎn)位置。(3)8

45、位輸入電路的輸入阻抗大于50k，其邏輯信號(hào)門限電壓可在0.254V范圍內(nèi)按16級(jí)變化，以適應(yīng)各種輸入信號(hào)的邏輯電平。 (4) 每通道的存儲(chǔ)深度為20bit。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分45圖圖10.17 重復(fù)輸出循環(huán)移位邏輯序列重復(fù)輸出循環(huán)移位邏輯序列00000101 10.4.3 設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)實(shí)現(xiàn) 圖10.18是邏輯分析儀的基本原理圖；圖10.19是邏輯分析儀FPGA內(nèi)部結(jié)構(gòu)圖。例10.2邏輯分析儀FPGA設(shè)計(jì)部分的VHDL完整程序示例。請(qǐng)讀者自行分析。 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)5

46、1分46圖圖10.18 邏輯分析儀的基本原理圖邏輯分析儀的基本原理圖 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分47圖圖10.19 邏輯分析儀邏輯分析儀FPGA內(nèi)部結(jié)構(gòu)圖內(nèi)部結(jié)構(gòu)圖 第10章 EDA技術(shù)在全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽中的應(yīng)用2022年4月30日16時(shí)51分48【例10.2】邏輯分析儀FPGA設(shè)計(jì)部分的VHDL完整程序示例。 LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY RESERV IS PORT (CLK：IN STD_LOGIC； -采樣與掃描時(shí)鐘 KEY1：IN STD_LOGIC； -采樣與顯示控制 TRAG：OUT STD_LOGIC_VECTOR(9 DOWNTO 0)；-產(chǎn)生鋸齒波消耗 DATAIN：IN STD_LOGIC_VECTOR(9 DOWNTO 0)；-8路邏輯信號(hào)輸入 DOUT：OUT STD_LOGIC_VECTOR(9 DOWNTO 0)；-邏輯信號(hào)輸出顯示END；ARCHITECTURE DACC OF RESE