第3章-組合邏輯電路

1、 數(shù)字邏輯電路按其邏輯功能的不同特?cái)?shù)字邏輯電路按其邏輯功能的不同特點(diǎn)一般可分為兩類：組合邏輯電路和時(shí)序點(diǎn)一般可分為兩類：組合邏輯電路和時(shí)序邏輯電路邏輯電路 。組合電路的一般電路結(jié)構(gòu)如下圖所示。組合電路的一般電路結(jié)構(gòu)如下圖所示。|輸出信號(hào)的函數(shù)式為：輸出信號(hào)的函數(shù)式為： |P P1 1 = f = f1 1(X(X1 1，X X2 2 ， ，X Xi i ) ) |P P2 2 = f = f2 2(X(X1 1，X X2 2 ， ，X Xi i ) ) |P Pj j = f = fj j(X(X1 1，X X2 2 ， ，X Xi i ) ) 在組合邏輯電路中，電路在任一時(shí)刻在組合邏輯電路中

2、，電路在任一時(shí)刻的輸出信號(hào)僅僅決定于該時(shí)刻的輸入信號(hào)，的輸出信號(hào)僅僅決定于該時(shí)刻的輸入信號(hào)，而與電路原有的輸出狀態(tài)無(wú)關(guān)。而與電路原有的輸出狀態(tài)無(wú)關(guān)。 從電路結(jié)構(gòu)上來(lái)看，組合邏輯電路的從電路結(jié)構(gòu)上來(lái)看，組合邏輯電路的輸出端和輸入端之間沒(méi)有反饋回路。輸出端和輸入端之間沒(méi)有反饋回路。組合組合電路中不會(huì)包含具有記憶能力的部件，通電路中不會(huì)包含具有記憶能力的部件，通常指的就是不會(huì)包含觸發(fā)器。常指的就是不會(huì)包含觸發(fā)器。 用傳統(tǒng)方法分析和設(shè)計(jì)組合邏輯電路用傳統(tǒng)方法分析和設(shè)計(jì)組合邏輯電路 3.1中規(guī)模組合邏輯電路中規(guī)模組合邏輯電路3.2 用規(guī)模集成器件實(shí)現(xiàn)組合邏輯電路用規(guī)模集成器件實(shí)現(xiàn)組合邏輯電路3.3 組合

3、邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象3.43.1.1 3.1.1 組合邏輯電路分析組合邏輯電路分析 1. 1. 組合邏輯電路分析目的組合邏輯電路分析目的 組合邏輯電路的分析，給指定電路找組合邏輯電路的分析，給指定電路找出輸入變量與輸出變量之間的邏輯關(guān)系，出輸入變量與輸出變量之間的邏輯關(guān)系，概括電路的邏輯功能。概括電路的邏輯功能。 2. 2. 組合邏輯電路分析步驟組合邏輯電路分析步驟 組合邏輯電路的分析，通常按以下步組合邏輯電路的分析，通常按以下步驟進(jìn)行：驟進(jìn)行： (1)(1)由給定組合邏輯電路的邏輯圖，由給定組合邏輯電路的邏輯圖，從輸入端開(kāi)始，依據(jù)各邏輯門的邏輯從輸入端開(kāi)始，依

4、據(jù)各邏輯門的邏輯功能逐級(jí)寫(xiě)出邏輯函數(shù)表達(dá)式，直至功能逐級(jí)寫(xiě)出邏輯函數(shù)表達(dá)式，直至寫(xiě)出輸出端的邏輯函數(shù)表達(dá)式；寫(xiě)出輸出端的邏輯函數(shù)表達(dá)式； (2)(2)將已得到的輸出函數(shù)表達(dá)式簡(jiǎn)化成最將已得到的輸出函數(shù)表達(dá)式簡(jiǎn)化成最簡(jiǎn)與或表達(dá)式，或視具體情況變換成其它簡(jiǎn)與或表達(dá)式，或視具體情況變換成其它適當(dāng)?shù)男问?；適當(dāng)?shù)男问剑?(3)(3)根據(jù)最簡(jiǎn)與或表達(dá)式列出真值表；根據(jù)最簡(jiǎn)與或表達(dá)式列出真值表；(4)(4)根據(jù)真值表，進(jìn)行分析并概括出給根據(jù)真值表，進(jìn)行分析并概括出給定組合邏輯電路的邏輯功能。定組合邏輯電路的邏輯功能。 3. 3. 分析舉例分析舉例 【例【例3-1 3-1 】分析圖】分析圖3-23-2所示電路

5、的邏輯功能。所示電路的邏輯功能。 第一步第一步 逐級(jí)寫(xiě)邏輯函數(shù)表達(dá)式逐級(jí)寫(xiě)邏輯函數(shù)表達(dá)式 解：為方便地逐級(jí)寫(xiě)出表達(dá)式，可先在解：為方便地逐級(jí)寫(xiě)出表達(dá)式，可先在圖圖3-23-2中標(biāo)注中間輸出變量中標(biāo)注中間輸出變量P P1 1，P P2 2和和 P P3 3； 第二步第二步 簡(jiǎn)化為最簡(jiǎn)與或表達(dá)式簡(jiǎn)化為最簡(jiǎn)與或表達(dá)式 第三步第三步 列真值表。根據(jù)最簡(jiǎn)與或表列真值表。根據(jù)最簡(jiǎn)與或表達(dá)式，列出真值表，如表達(dá)式，列出真值表，如表3-13-1所示。所示。 第四步第四步 概括邏輯功能。由真值表可概括邏輯功能。由真值表可以歸納出：當(dāng)輸入以歸納出：當(dāng)輸入A A、B B、C C中的中的1 1的個(gè)數(shù)小的個(gè)數(shù)小于兩個(gè)時(shí)

6、，輸出于兩個(gè)時(shí)，輸出P P為為1 1，否則為，否則為0 0。 【例【例3-2 3-2 】試分析圖】試分析圖3-3(a)3-3(a)所示邏輯電所示邏輯電路的邏輯功能，要求寫(xiě)出輸出表達(dá)式，列路的邏輯功能，要求寫(xiě)出輸出表達(dá)式，列出真值表，總結(jié)功能。出真值表，總結(jié)功能。 解解 第第1 1步：步： 逐級(jí)寫(xiě)邏輯函數(shù)表達(dá)式逐級(jí)寫(xiě)邏輯函數(shù)表達(dá)式 第第2 2步：簡(jiǎn)化為最簡(jiǎn)與或表達(dá)式步：簡(jiǎn)化為最簡(jiǎn)與或表達(dá)式 輸輸 入入A B CA B C輸輸 出出F F0 0 00 0 01 10 0 10 0 10 00 1 00 1 00 00 1 10 1 10 01 0 01 0 01 11 0 11 0 10 01 1

7、 01 1 00 01 1 11 1 11 1 第第3 3步：列出真值表如表步：列出真值表如表3-23-2所示所示 表3-2 第第4 4步：總結(jié)電路的邏輯功能。由真值步：總結(jié)電路的邏輯功能。由真值表可知，僅當(dāng)輸入表可知，僅當(dāng)輸入A A，B B，C C全為全為0 0或全為或全為1 1時(shí)，時(shí)，輸出輸出F F才為才為1 1；否則；否則F F為為O O。即，當(dāng)。即，當(dāng)3 3個(gè)輸入變個(gè)輸入變量的值完全一致時(shí)，輸出為量的值完全一致時(shí)，輸出為1 1，否則輸出為，否則輸出為O O。因此，通常稱該電路為。因此，通常稱該電路為“不一致電路不一致電路”。 3.1.2 3.1.2組合邏輯電路設(shè)計(jì)組合邏輯電路設(shè)計(jì) 1.

8、 1. 組合邏輯電路設(shè)計(jì)任務(wù)組合邏輯電路設(shè)計(jì)任務(wù) 2. 2. 組合邏輯電路設(shè)計(jì)步驟組合邏輯電路設(shè)計(jì)步驟 組合邏輯電路設(shè)計(jì)的一般步驟如下：組合邏輯電路設(shè)計(jì)的一般步驟如下： (1)(1)在分析設(shè)計(jì)任務(wù)對(duì)邏輯功能要求基礎(chǔ)上，準(zhǔn)確在分析設(shè)計(jì)任務(wù)對(duì)邏輯功能要求基礎(chǔ)上，準(zhǔn)確定義輸入邏輯變量和輸出邏輯變量，并列出真值定義輸入邏輯變量和輸出邏輯變量，并列出真值表；表；(2)(2)根據(jù)真值表寫(xiě)出邏輯函數(shù)表達(dá)式，并將其按設(shè)根據(jù)真值表寫(xiě)出邏輯函數(shù)表達(dá)式，并將其按設(shè)計(jì)要求化簡(jiǎn)和變換成某種最簡(jiǎn)形式；計(jì)要求化簡(jiǎn)和變換成某種最簡(jiǎn)形式；(3)(3)根據(jù)最簡(jiǎn)表達(dá)式，畫(huà)出邏輯圖；根據(jù)最簡(jiǎn)表達(dá)式，畫(huà)出邏輯圖；(4)(4)實(shí)驗(yàn)驗(yàn)證。

9、實(shí)驗(yàn)驗(yàn)證。 3. 3. 設(shè)計(jì)舉例設(shè)計(jì)舉例 【例【例3-3 3-3 】表決提案時(shí)多數(shù)贊成，則提】表決提案時(shí)多數(shù)贊成，則提案通過(guò)，試用與非門設(shè)計(jì)一個(gè)三人表決器案通過(guò)，試用與非門設(shè)計(jì)一個(gè)三人表決器電路。電路。 解解 (1)(1)定義輸入、輸出變量，并列真值定義輸入、輸出變量，并列真值表：表： 設(shè)輸入變量為設(shè)輸入變量為A A、B B、C C分別表示三個(gè)參分別表示三個(gè)參與表決者是否贊成；與表決者是否贊成； 設(shè)輸出變量為設(shè)輸出變量為P P表示提案是否通過(guò)，表示提案是否通過(guò)， 根據(jù)題意可列出真值表，如表根據(jù)題意可列出真值表，如表3-33-3所示。所示。 輸輸 入入A B CA B C輸輸 出出P P0 0

10、00 0 00 00 0 10 0 10 00 1 00 1 00 00 1 10 1 11 11 0 01 0 00 01 0 11 0 11 11 1 01 1 01 11 1 11 1 11 1 (2) (2)根據(jù)真值表寫(xiě)出輸出的最簡(jiǎn)與根據(jù)真值表寫(xiě)出輸出的最簡(jiǎn)與或表達(dá)式，并變換成與或表達(dá)式，并變換成與非表達(dá)式：非表達(dá)式： 利用圖利用圖3-43-4所示卡諾圖，求輸出所示卡諾圖，求輸出P P的最的最簡(jiǎn)與簡(jiǎn)與或表達(dá)式：或表達(dá)式：P P = = ABAB+ +BCBC+ +ACAC 對(duì)上式兩對(duì)上式兩次求反，變換表達(dá)式為與非次求反，變換表達(dá)式為與非與非表達(dá)式與非表達(dá)式 圖圖3-4 3-4 例例3-

11、33-3卡諾圖卡諾圖 圖圖3-5 3-5 例例3-33-3邏輯圖邏輯圖 (3) (3)畫(huà)邏輯圖：畫(huà)邏輯圖： 根據(jù)得到的與非根據(jù)得到的與非與非表達(dá)式，畫(huà)出與非表達(dá)式，畫(huà)出邏輯圖如圖邏輯圖如圖3-53-5所示。所示。 (4) (4)實(shí)驗(yàn)驗(yàn)證：實(shí)驗(yàn)驗(yàn)證： 按圖按圖3-53-5所示搭接好電路，再根據(jù)真值所示搭接好電路，再根據(jù)真值表逐行設(shè)置輸入變量表逐行設(shè)置輸入變量A A、B B、C C，并測(cè)量對(duì)應(yīng)，并測(cè)量對(duì)應(yīng)的輸出的輸出P P值，若完全吻合，則得以驗(yàn)證。因值，若完全吻合，則得以驗(yàn)證。因本例無(wú)特殊要求，選用本例無(wú)特殊要求，選用TTLTTL器件或器件或CMOSCMOS器件器件均可。到此，設(shè)計(jì)完成。均可。到

12、此，設(shè)計(jì)完成。 本例中，若要求用或非門和與或非門本例中，若要求用或非門和與或非門來(lái)設(shè)計(jì)表決電路，則需要從卡諾圖得到最來(lái)設(shè)計(jì)表決電路，則需要從卡諾圖得到最簡(jiǎn)或與表達(dá)式，再適當(dāng)變換表達(dá)式即可。簡(jiǎn)或與表達(dá)式，再適當(dāng)變換表達(dá)式即可。 用或非門實(shí)現(xiàn)的邏輯函數(shù)為用或非門實(shí)現(xiàn)的邏輯函數(shù)為 圖圖3-6 3-6 用或非門、與或非門實(shí)現(xiàn)例用或非門、與或非門實(shí)現(xiàn)例3-33-3電路電路 3.2.1 3.2.1 編碼器編碼器 用四位二進(jìn)制數(shù)碼表示一位十進(jìn)制數(shù)稱為二十進(jìn)制編碼；完成此編碼功能的電路稱為二十進(jìn)制編碼器。1. 8421BCD1. 8421BCD編碼器編碼器 用二進(jìn)制數(shù)碼表示特定信息的過(guò)程稱為編碼；完成編碼功能

13、的電路稱為編碼器。 圖圖3-15 8421BCD3-15 8421BCD編碼器編碼器 圖圖3-16 83-16 8線線3 3線優(yōu)先編碼器線優(yōu)先編碼器CT74148CT74148 2. 8 2. 8線線-3-3線優(yōu)先編碼器線優(yōu)先編碼器CT74148CT74148 CT74148 CT74148的功能特點(diǎn)：的功能特點(diǎn)： 編碼輸入編碼輸入 低電平有效，編低電平有效，編碼輸出碼輸出 為反碼輸出；為反碼輸出； 7I0I2Y0Y 編碼輸入編碼輸入 中，按腳標(biāo)數(shù)字中，按腳標(biāo)數(shù)字大小設(shè)置優(yōu)先級(jí)，大小設(shè)置優(yōu)先級(jí)， 的優(yōu)先級(jí)最高，依次的優(yōu)先級(jí)最高，依次降低，降低， 的優(yōu)先級(jí)最低。的優(yōu)先級(jí)最低。 7I0I7I0I

14、控制輸入端控制輸入端( (選通輸入端選通輸入端) ) 的功能的功能是：只有在是：只有在 =0=0的前提下，編碼器才能正的前提下，編碼器才能正常編碼，若常編碼，若 =1=1，則表明該芯片未被選中，則表明該芯片未被選中，編碼輸出編碼輸出 、 和和 全部為全部為1 1；STSTST2Y1Y0Y 選通輸出端選通輸出端 和和 擴(kuò)展端主要用擴(kuò)展端主要用于功能擴(kuò)展，其功能是：當(dāng)于功能擴(kuò)展，其功能是：當(dāng) =1=1時(shí)，無(wú)論時(shí)，無(wú)論編碼輸入編碼輸入 為何值，則始終有為何值，則始終有 = = =1 =1，表明本編碼器芯片不接收編碼輸入。，表明本編碼器芯片不接收編碼輸入。SYEXYST7I0ISYEXY 當(dāng)當(dāng) =0=

15、0時(shí)，若無(wú)編碼輸入時(shí)，若無(wú)編碼輸入( (即即 全部為全部為1)1)，則輸出，則輸出 、 和和 全部為全部為1 1，且且 =0=0， =1=1，表明本編碼器芯片可接，表明本編碼器芯片可接收編碼輸入，但不編碼，可允許低位芯片收編碼輸入，但不編碼，可允許低位芯片編碼。編碼。ST7I0I2Y1Y0YSYEXY 當(dāng)當(dāng) =0=0時(shí)，若有編碼輸入時(shí)，若有編碼輸入( (即即 不全為不全為1)1)，則，則 、 、 按輸入優(yōu)先級(jí)按輸入優(yōu)先級(jí)有相應(yīng)的編碼輸出，且有相應(yīng)的編碼輸出，且 =1=1， =0=0，表，表明本編碼器芯片正在編碼，不允許低位芯明本編碼器芯片正在編碼，不允許低位芯片編碼。片編碼。ST7I0I2Y1

16、Y0YSYEXY 8線-3線優(yōu)先編碼器的擴(kuò)展：用兩片CT74148擴(kuò)展為16線4線優(yōu)先編碼器。 “ “譯碼譯碼”是編碼的逆過(guò)程，即將是編碼的逆過(guò)程，即將輸入的二進(jìn)制代碼還原成事先規(guī)定的，輸入的二進(jìn)制代碼還原成事先規(guī)定的，具有特定意義的輸出信號(hào)或另一種形具有特定意義的輸出信號(hào)或另一種形式的代碼，是將二進(jìn)制代碼的原意式的代碼，是將二進(jìn)制代碼的原意“翻譯翻譯”出來(lái)的過(guò)程。能夠完成譯碼出來(lái)的過(guò)程。能夠完成譯碼功能的電路稱為譯碼器。常見(jiàn)的譯碼功能的電路稱為譯碼器。常見(jiàn)的譯碼器有二進(jìn)制譯碼器、碼制譯碼器和顯器有二進(jìn)制譯碼器、碼制譯碼器和顯示譯碼器等。示譯碼器等。 3.2.2 3.2.2 譯碼器譯碼器 1.

17、 1. 二進(jìn)制譯碼器二進(jìn)制譯碼器（1 1）雙二進(jìn)制譯碼器）雙二進(jìn)制譯碼器CT74139CT74139 CT74139 CT74139的功能是：的功能是： A A1 1A A0 0是兩位二進(jìn)制代碼輸入，也叫是兩位二進(jìn)制代碼輸入，也叫兩位地址輸入端，兩位地址輸入端， 是譯碼輸出，是譯碼輸出，低電平有效；當(dāng)?shù)刂返碗娖接行?；?dāng)?shù)刂稟 A1 1A A0 0 0000時(shí)，僅選中時(shí)，僅選中一個(gè)對(duì)應(yīng)的輸出一個(gè)對(duì)應(yīng)的輸出 0 0，其余輸出均為，其余輸出均為1 1。3Y0Y0Y 是選通輸入端，當(dāng)是選通輸入端，當(dāng) =1=1時(shí)，譯時(shí)，譯碼器輸出碼器輸出 全部為全部為1 1；當(dāng)；當(dāng) =0=0時(shí)，時(shí)，允許譯碼?？梢?jiàn)利用允

18、許譯碼?？梢?jiàn)利用 端可以控制譯碼器端可以控制譯碼器工作與否。工作與否。STSTSTST3Y0Y 根據(jù)功能表根據(jù)功能表3 39 9，可以很方便地寫(xiě)，可以很方便地寫(xiě)出輸出出輸出 的表達(dá)式：的表達(dá)式：3Y0Y0010101120123013mSTAAYmSTAAYmSTAAYmSTAAY (2) (2) 二進(jìn)制譯碼器二進(jìn)制譯碼器CT74138CT74138 圖 3-21 譯碼器的擴(kuò)展 2. 2. 二二十進(jìn)制譯碼器十進(jìn)制譯碼器CT7442CT7442 CT7442 CT7442的功能如下。的功能如下。 地址輸入端地址輸入端A A3 3A A2 2A A1 1A A0 0是是8421BCD8421BCD

19、代碼代碼輸入，拒偽碼輸入，即當(dāng)輸入為輸入，拒偽碼輸入，即當(dāng)輸入為8421BCD8421BCD代代碼之外的所有代碼碼之外的所有代碼( (常稱為偽碼，有：常稱為偽碼，有：10101010、10111011、11001100、11011101、11101110、1111)1111)時(shí)，輸出時(shí)，輸出全部為無(wú)效電平全部為無(wú)效電平1 1。 是譯碼輸出，輸出低電平是譯碼輸出，輸出低電平有效。請(qǐng)讀者自行寫(xiě)出有效。請(qǐng)讀者自行寫(xiě)出 的表達(dá)式。的表達(dá)式。 9Y9Y0Y0Y 若將地址輸入端若將地址輸入端A A3 3改作選通輸入端，改作選通輸入端，則器件實(shí)際完成則器件實(shí)際完成3 3線線-8-8線譯碼器功能，此線譯碼器功

20、能，此時(shí)時(shí) ， 輸出端閑置不用，當(dāng)輸出端閑置不用，當(dāng)A A3 3=1=1時(shí)，時(shí)，譯碼器輸出譯碼器輸出 全部為無(wú)效電平全部為無(wú)效電平1 1，當(dāng)，當(dāng)A A3 3=0=0時(shí)，譯碼器輸出時(shí)，譯碼器輸出 由由A A2 2A A1 1A A0 0決定。決定。9Y8Y7Y0Y7Y0Y 3. 3. 顯示譯碼器顯示譯碼器CT7448CT74483. 3. 顯示譯碼器顯示譯碼器CT7448CT7448 七段顯示譯碼器七段顯示譯碼器CT7448CT7448的功能如下。的功能如下。 輸出高電平有效，用以驅(qū)動(dòng)共陰極輸出高電平有效，用以驅(qū)動(dòng)共陰極顯示器。對(duì)輸入代碼顯示器。對(duì)輸入代碼00000000的譯碼條件是：的譯碼條件

21、是： 和和 同時(shí)等于同時(shí)等于1 1，而對(duì)其他輸入代碼則，而對(duì)其他輸入代碼則僅要求僅要求 1 1，這時(shí)候，譯碼器各段，這時(shí)候，譯碼器各段a ag g輸出電平是由輸入輸出電平是由輸入BCDBCD碼決定的，并且滿足碼決定的，并且滿足顯示字形的要求。顯示字形的要求。LTRBILT 滅燈輸入滅燈輸入BIBIRBORBO。BIBIRBORBO是特殊是特殊控制端，可以作為輸入，也可以作為輸出。控制端，可以作為輸入，也可以作為輸出。當(dāng)當(dāng)BIBIRBORBO作為輸入使用，且作為輸入使用，且BIBI0 0時(shí)，無(wú)時(shí)，無(wú)論其他輸入端是什么電平，所有各段輸出論其他輸入端是什么電平，所有各段輸出a ag g均為均為0 0

22、，所以字形熄滅。，所以字形熄滅。 試燈輸入試燈輸入LTLT。當(dāng)。當(dāng)LT=0LT=0時(shí)，時(shí)，BIBIRBORBO是輸出端，且為是輸出端，且為1 1，此時(shí)無(wú)論其他輸入端是，此時(shí)無(wú)論其他輸入端是什么狀態(tài)，所有各段輸出什么狀態(tài)，所有各段輸出a ag g均為均為1 1，顯示，顯示字形字形8 8。該輸入端常用于檢查。該輸入端常用于檢查CT7448CT7448本身及本身及顯示器的好壞。顯示器的好壞。 動(dòng)態(tài)滅零輸入動(dòng)態(tài)滅零輸入RBIRBI。當(dāng)。當(dāng)LTLT1 1，RBI=0RBI=0且輸入代碼且輸入代碼DCBADCBA00000000時(shí)，各段輸出時(shí)，各段輸出a ag g均為低電平，與輸入代碼相應(yīng)的字形均為低電平

23、，與輸入代碼相應(yīng)的字形“0”0”熄滅，故稱熄滅，故稱“滅零滅零”。利用。利用LTLT1 1，RBI=0RBI=0可以實(shí)現(xiàn)某一位的消隱。可以實(shí)現(xiàn)某一位的消隱。 動(dòng)態(tài)滅燈輸出動(dòng)態(tài)滅燈輸出RBORBO。當(dāng)輸入滿足。當(dāng)輸入滿足“滅零滅零”條件（即輸入代碼是條件（即輸入代碼是00000000，LTLT和和RBIRBI同時(shí)等于同時(shí)等于1 1）時(shí)，）時(shí)， BIBIRBORBO作為輸出使作為輸出使用時(shí)，且為用時(shí)，且為0 0。該端主要用于顯示多位數(shù)字。該端主要用于顯示多位數(shù)字時(shí)，多個(gè)譯碼器之間的連接，消去高位的時(shí)，多個(gè)譯碼器之間的連接，消去高位的零。例如，圖零。例如，圖3-263-26所示的情況。所示的情況。

24、3.2.3 3.2.3 數(shù)據(jù)選擇器和數(shù)據(jù)分?jǐn)?shù)據(jù)選擇器和數(shù)據(jù)分配器配器 1. 1. 雙雙4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CC14539CC14539 其功能如下。其功能如下。 3-283-28（a a）邏輯圖）邏輯圖（b b）國(guó)標(biāo)邏輯符號(hào)）國(guó)標(biāo)邏輯符號(hào) STST1 1（STST2 2）0 0時(shí)，該芯片被選中。此時(shí)，該芯片被選中。此時(shí)，在數(shù)據(jù)選擇器地址端時(shí)，在數(shù)據(jù)選擇器地址端A A1 1，A A0 0的選擇下，的選擇下，分別選中分別選中4 4路輸入數(shù)據(jù)中對(duì)應(yīng)的路輸入數(shù)據(jù)中對(duì)應(yīng)的1 1路數(shù)據(jù)到輸路數(shù)據(jù)到輸出端。實(shí)現(xiàn)正常數(shù)據(jù)選擇功能出端。實(shí)現(xiàn)正常數(shù)據(jù)選擇功能(A(A1 1A A0 0=00,=00

25、,選中選中D D0 0，A A1 1A A0 0=01,=01,選中選中D D1 1，A A1 1A A0 0=10,=10,選中選中D D2 2，A A1 1A A0 0=11,=11,選中選中D D3 3) )。 ST ST1 1（STST2 2）1 1時(shí)，該芯片未被選中。時(shí)，該芯片未被選中。此時(shí)，輸出此時(shí)，輸出Y1Y1（Y Y2 2）0 0，數(shù)據(jù)選擇器不工，數(shù)據(jù)選擇器不工作?？梢?jiàn)，控制輸入端作?？梢?jiàn)，控制輸入端( (選通輸入端選通輸入端) ST) ST1 1（STST2 2）低電平有效。）低電平有效。 STST1 1（ST2ST2）0 0時(shí)，輸出時(shí)，輸出Y Y的邏輯函的邏輯函數(shù)表達(dá)式為數(shù)

26、表達(dá)式為 2. 8 2. 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74151CT74151 圖圖3-29 83-29 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74151CT74151 其功能如下。其功能如下。 STST0 0時(shí)，該芯片被選中。此時(shí)，時(shí)，該芯片被選中。此時(shí)，在數(shù)據(jù)選擇器地址端在數(shù)據(jù)選擇器地址端A A2 2，A A1 1，A A0 0的選擇下，的選擇下，分別選中分別選中8 8路輸入數(shù)據(jù)中對(duì)應(yīng)的路輸入數(shù)據(jù)中對(duì)應(yīng)的1 1路數(shù)據(jù)到路數(shù)據(jù)到輸出端。實(shí)現(xiàn)正常數(shù)據(jù)選擇功能。輸出端。實(shí)現(xiàn)正常數(shù)據(jù)選擇功能。 ST ST1 1時(shí)，該芯片未被選中。此時(shí)，同時(shí)，該芯片未被選中。此時(shí)，同相輸出相輸出Y Y0 0，

27、反相輸出，反相輸出W W1 1，數(shù)據(jù)選擇器，數(shù)據(jù)選擇器不工作?？梢?jiàn)，控制輸入端不工作?？梢?jiàn)，控制輸入端( (選擇輸入端選擇輸入端 STST低電平有效。低電平有效。 ST ST0 0時(shí)，輸出邏輯函數(shù)表達(dá)式為時(shí)，輸出邏輯函數(shù)表達(dá)式為 或可寫(xiě)成或可寫(xiě)成 4. 4. 數(shù)據(jù)分配器數(shù)據(jù)分配器 3.2.4 3.2.4 運(yùn)算電路（加法器）運(yùn)算電路（加法器） 1. 1. 半加器半加器 兩個(gè)兩個(gè)1 1位二進(jìn)制數(shù)相加，若只考慮了兩位二進(jìn)制數(shù)相加，若只考慮了兩個(gè)加數(shù)本身，而沒(méi)有考慮由低位來(lái)的進(jìn)位，個(gè)加數(shù)本身，而沒(méi)有考慮由低位來(lái)的進(jìn)位，稱為半加，實(shí)現(xiàn)半加運(yùn)算的邏輯電路稱為稱為半加，實(shí)現(xiàn)半加運(yùn)算的邏輯電路稱為半加器（半加

28、器（half adderhalf adder）。）。 ABCBABAS 2. 2. 全加器全加器 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。位的進(jìn)位信號(hào)。COCI 圖 1位全加器邏輯符號(hào)串行進(jìn)位加法器串行進(jìn)位加法器COCOB3A3CI 圖4- -1- -4 4位逐位進(jìn)位加法器 由于每一位相加結(jié)果，必須等到低一位的進(jìn)位產(chǎn)生以由于每一位相加結(jié)果，必須等到低一位的進(jìn)位產(chǎn)生以后才能建立，因此這種結(jié)構(gòu)也叫做后才能建立，因此這種結(jié)構(gòu)也叫做逐位進(jìn)位加法器逐位進(jìn)位加法器。串行進(jìn)位加法器的特點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，

29、最大缺點(diǎn)是運(yùn)算速度串行進(jìn)位加法器的特點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，最大缺點(diǎn)是運(yùn)算速度慢。為了提高運(yùn)算速度，必須減小或消除由于進(jìn)位信號(hào)逐位傳慢。為了提高運(yùn)算速度，必須減小或消除由于進(jìn)位信號(hào)逐位傳遞所消耗的時(shí)間，采用遞所消耗的時(shí)間，采用超前進(jìn)位加法器超前進(jìn)位加法器。B2A2B1A1B0A0COCI COCI COCI F3F2F1F0在位全加器的基礎(chǔ)上，可以構(gòu)成多位加法電路。在位全加器的基礎(chǔ)上，可以構(gòu)成多位加法電路。超前進(jìn)位加法器超前進(jìn)位加法器由位超前進(jìn)位全加器邏輯電路可知，各位進(jìn)位信號(hào)由位超前進(jìn)位全加器邏輯電路可知，各位進(jìn)位信號(hào)Y2、Y3、Y4只與兩個(gè)加數(shù)有關(guān)，是并行產(chǎn)生的，都只需要經(jīng)歷一級(jí)只與兩個(gè)加數(shù)有關(guān)，是

30、并行產(chǎn)生的，都只需要經(jīng)歷一級(jí)與非與非門和一級(jí)門和一級(jí)與或非與或非門的延遲時(shí)間。超前進(jìn)位加法器大大提高門的延遲時(shí)間。超前進(jìn)位加法器大大提高了運(yùn)算速度。了運(yùn)算速度。COCI 3 0 Q 3 0 P 3 0 圖4-1-6 4位全加器邏輯符號(hào)位超前進(jìn)位全加器集成位超前進(jìn)位全加器集成電路有：電路有：CT54 283/CT74 283、CT54 S 283/CT74 S 283、CT54 LS 283/ CT74 LS 283、CC4008等。等。 CI CO 圖圖3-37 43-37 4位超前進(jìn)位全加器位超前進(jìn)位全加器CT74283CT74283概念概念：能完成比較兩個(gè)數(shù)字的大小或是否相等的各種邏輯：能

31、完成比較兩個(gè)數(shù)字的大小或是否相等的各種邏輯功能電路統(tǒng)稱為數(shù)值比較器。功能電路統(tǒng)稱為數(shù)值比較器。4.1.5 數(shù)值比較器位數(shù)值比較器位數(shù)值比較器COMP圖4- -1- -22 數(shù)值比較器通用邏輯符號(hào)圖4- -1- -23 1位數(shù)值比較器&A&1&BFABFA BFA B&BAABBFBAABBAABBABAFBAABAF BABABA 根據(jù)電路寫(xiě)表達(dá)式：根據(jù)電路寫(xiě)表達(dá)式：根據(jù)表達(dá)式列寫(xiě)數(shù)值比較根據(jù)表達(dá)式列寫(xiě)數(shù)值比較器的真值表：器的真值表：表4-1-9 圖4-1-23所示電路真值表輸 入輸 出ABFABFA=BFAB00010010011010011010集成位數(shù)值比

32、較器集成位數(shù)值比較器多位數(shù)值比較器是由高位開(kāi)始比較，逐位進(jìn)行。對(duì)于集成多位數(shù)值比較器是由高位開(kāi)始比較，逐位進(jìn)行。對(duì)于集成數(shù)值比較器，設(shè)置有級(jí)聯(lián)信號(hào)輸入端，接收來(lái)自低位比較器的數(shù)值比較器，設(shè)置有級(jí)聯(lián)信號(hào)輸入端，接收來(lái)自低位比較器的輸出結(jié)果。若比較器的各位比較結(jié)果都相等，最終結(jié)果取決于輸出結(jié)果。若比較器的各位比較結(jié)果都相等，最終結(jié)果取決于級(jí)聯(lián)信號(hào)輸入。級(jí)聯(lián)信號(hào)輸入。圖4- -1- -25 4位數(shù)值比較器邏輯符號(hào)COMPA0A1A2ABABAB03PFABFABA3B0B1B203QB3PQPQPQFAB來(lái)自低位片的比較結(jié)果來(lái)自低位片的比較結(jié)果。在單獨(dú)使用或作為最低位片使用時(shí)，為了不影響比較結(jié)果，在

33、單獨(dú)使用或作為最低位片使用時(shí)，為了不影響比較結(jié)果，低位片級(jí)聯(lián)輸入低位片級(jí)聯(lián)輸入AB、ABABFAB3 100A3 B2 100A3=B3A2 B1 100A3=B3A2=B2A1 B0100A3=B3A2=B2A1=B1A0 B0010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B0001001表4- -1- -10 4位數(shù)值比較器真值表FABFABFABCOMP 高位片高位片A4A5A603PA7QPQPQPQ03B4B5B6B7COMP 低位片低位片A0A1A203PA3QPQPQPQ03B0B

34、1B2B31圖4- -1- -26 4位數(shù)值比較器擴(kuò)展成8位數(shù)值比較器數(shù)值比較器的位數(shù)擴(kuò)展數(shù)值比較器的位數(shù)擴(kuò)展(1) 級(jí)聯(lián)擴(kuò)展級(jí)聯(lián)擴(kuò)展由圖可見(jiàn)，低位的比較結(jié)果作為高位的條件。級(jí)聯(lián)擴(kuò)由圖可見(jiàn)，低位的比較結(jié)果作為高位的條件。級(jí)聯(lián)擴(kuò)展法結(jié)構(gòu)簡(jiǎn)單，但運(yùn)算速度低。展法結(jié)構(gòu)簡(jiǎn)單，但運(yùn)算速度低。(2) (2) 并聯(lián)擴(kuò)展并聯(lián)擴(kuò)展COMP 003PQPQPQ03COMP 4A3PQPQB3001A2B2A1B1A0B0PQCOMP 103PQPQPQ03COMP 203PQPQPQ03COMP 303PQPQPQ03A0A3B0B3A4A7B4B7A8A11B8B11A12A15B12B150010010010

35、01圖4- -1- -26補(bǔ) 并聯(lián)方式擴(kuò)展數(shù)值比較器的位數(shù)并聯(lián)擴(kuò)展采用兩級(jí)比較法，各組的比較是并行進(jìn)行的，因并聯(lián)擴(kuò)展采用兩級(jí)比較法，各組的比較是并行進(jìn)行的，因此運(yùn)算速度比級(jí)聯(lián)擴(kuò)展快。此運(yùn)算速度比級(jí)聯(lián)擴(kuò)展快。 基本采用的方法是邏輯函數(shù)對(duì)照法?；静捎玫姆椒ㄊ沁壿嫼瘮?shù)對(duì)照法。 一般來(lái)說(shuō)，使用數(shù)據(jù)選擇器實(shí)現(xiàn)單輸一般來(lái)說(shuō)，使用數(shù)據(jù)選擇器實(shí)現(xiàn)單輸出函數(shù)方便，使用譯碼器和附加邏輯門實(shí)出函數(shù)方便，使用譯碼器和附加邏輯門實(shí)現(xiàn)多輸出函數(shù)方便；對(duì)一些具有某些特點(diǎn)現(xiàn)多輸出函數(shù)方便；對(duì)一些具有某些特點(diǎn)的邏輯函數(shù)，如邏輯函數(shù)輸出為輸入信號(hào)的邏輯函數(shù)，如邏輯函數(shù)輸出為輸入信號(hào)相加，則采用全加器實(shí)現(xiàn)較為方便相加，則采用全加

36、器實(shí)現(xiàn)較為方便。3.3.13.3.1用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路 畫(huà)出要求實(shí)現(xiàn)的邏輯函數(shù)畫(huà)出要求實(shí)現(xiàn)的邏輯函數(shù)F F的卡諾圖；的卡諾圖； 畫(huà)出選用數(shù)據(jù)選擇器器件輸出畫(huà)出選用數(shù)據(jù)選擇器器件輸出Y Y的卡諾圖；的卡諾圖； 對(duì)比兩者卡諾圖，確定邏輯函數(shù)對(duì)比兩者卡諾圖，確定邏輯函數(shù)F F中各自變中各自變量與量與MUXMUX選擇輸入變量的關(guān)系，為使選擇輸入變量的關(guān)系，為使Y=FY=F，需使，需使各對(duì)應(yīng)的最小項(xiàng)的系數(shù)相等；各對(duì)應(yīng)的最小項(xiàng)的系數(shù)相等； 畫(huà)邏輯圖畫(huà)邏輯圖 用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路時(shí)，用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路時(shí)，一般可按以下步驟進(jìn)行：一般可按以下步驟進(jìn)行： 1

37、. 1. 用具有用具有n n個(gè)地址輸入端的數(shù)據(jù)個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)選擇器實(shí)現(xiàn)n n變量的組合邏輯函數(shù)變量的組合邏輯函數(shù) 【例【例3-8 3-8 】用】用8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器(CT74l51)(CT74l51)實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù) 解：因解：因F F為為3 3變量邏輯函數(shù)，變量邏輯函數(shù)，CT74151CT74151地地址輸入端數(shù)為址輸入端數(shù)為3 3，函數(shù)，函數(shù)F F變量個(gè)數(shù)和地址輸入變量個(gè)數(shù)和地址輸入端個(gè)數(shù)相同。端個(gè)數(shù)相同。（1 1）畫(huà)函數(shù)）畫(huà)函數(shù)F F的卡諾圖，如圖的卡諾圖，如圖3-453-45所示。所示。(2)(2)做做8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS

38、l5l74LSl5l的卡諾的卡諾圖，如圖圖，如圖3-443-44所示。所示。 (3)(3)對(duì)比圖對(duì)比圖3-443-44、圖、圖3-453-45，設(shè)，設(shè)A A2 2=A=A、A A1 1=B=B、A A0 0=C=C，則得，則得D D0 0=D=D7 7=0=0，D D1 1=D=D2 2=D=D3 3=D=D4 4=D=D5 5=D=D6 6=1=1。(4)(4)畫(huà)出邏輯圖，如圖畫(huà)出邏輯圖，如圖3-463-46所示。所示。 圖圖3-45 3-45 例例3-83-8卡諾圖卡諾圖 圖圖3-46 3-46 實(shí)現(xiàn)例實(shí)現(xiàn)例3-83-8邏輯函數(shù)的邏輯圖邏輯函數(shù)的邏輯圖 2. 2. 用具有用具有n n個(gè)地址

39、輸入端的數(shù)據(jù)選個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)擇器實(shí)現(xiàn)m m變量的組合邏輯函數(shù)變量的組合邏輯函數(shù) 【例【例3-93-9】用】用8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74151CT74151實(shí)實(shí)現(xiàn)邏輯函數(shù)現(xiàn)邏輯函數(shù) (1)(1)當(dāng)當(dāng)mnmn時(shí)時(shí) 解解 因因F F為為2 2變量邏輯函數(shù)，變量邏輯函數(shù)，CT74151CT74151地址輸?shù)刂份斎攵藬?shù)為入端數(shù)為3 3，mnmnmn時(shí)時(shí) )14,13,12,11, 9 , 7 , 6 , 5 , 1 (),(mDCBAF擴(kuò)展法擴(kuò)展法 例例3-10 】用】用8選選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) 解：解： 8 8選選1 1數(shù)據(jù)選擇器有數(shù)據(jù)選擇器

40、有3 3個(gè)地址端、個(gè)地址端、8 8個(gè)數(shù)個(gè)數(shù)據(jù)輸入端，而據(jù)輸入端，而4 4變量函數(shù)一共有變量函數(shù)一共有1 61 6個(gè)最小個(gè)最小項(xiàng)，所以采用兩片項(xiàng)，所以采用兩片8 8選選1 1數(shù)據(jù)選擇器，擴(kuò)展數(shù)據(jù)選擇器，擴(kuò)展成成1616選選1 1數(shù)據(jù)選擇器，如圖數(shù)據(jù)選擇器，如圖3-483-48所示。所示。 在圖在圖3-483-48中，以輸入變量中，以輸入變量A A作為使能端作為使能端ENEN的控制信號(hào)的控制信號(hào)ST,ST,輸入變量輸入變量B B，C C，D D作為作為8 8選選1 1數(shù)據(jù)選擇器的地址端數(shù)據(jù)選擇器的地址端A A2 2，A A1 1，A A0 0的輸入地的輸入地址。址。 當(dāng)當(dāng) A A0 0時(shí)，片時(shí)，片

41、IIII被封鎖，輸出被封鎖，輸出Y Y0 0，片片I I執(zhí)行數(shù)據(jù)選擇功能，在執(zhí)行數(shù)據(jù)選擇功能，在B B，C C，D D輸入變輸入變量作用下，輸出量作用下，輸出m m0 0m m7 7中的函數(shù)值。中的函數(shù)值。 在在A A1 1時(shí)，片時(shí)，片I I被封鎖，片被封鎖，片IIII執(zhí)行數(shù)據(jù)執(zhí)行數(shù)據(jù)選擇功能，在選擇功能，在B B，C C，D D輸入變量作用下，輸輸入變量作用下，輸出出m m8 8m m1515中的函數(shù)值。每片數(shù)據(jù)輸入端的中的函數(shù)值。每片數(shù)據(jù)輸入端的連接與具有連接與具有n n個(gè)地址端的數(shù)據(jù)選擇器實(shí)現(xiàn)個(gè)地址端的數(shù)據(jù)選擇器實(shí)現(xiàn)n n變量函數(shù)的方法相同。變量函數(shù)的方法相同。 對(duì)于例對(duì)于例3-103-

42、10，如果用，如果用4 4選選1 1數(shù)據(jù)選擇器，數(shù)據(jù)選擇器，則將則將4 4選選1 MUX1 MUX擴(kuò)展成擴(kuò)展成1616選選1 MUX1 MUX，如圖，如圖3-493-49所示。輸入變量所示。輸入變量C C，D D作為片作為片片片的地的地址，址，A A，B B作為片作為片的地址。的地址。 當(dāng)輸入信號(hào)當(dāng)輸入信號(hào)ABAB0000時(shí)，片時(shí)，片輸出輸出F F為片為片輸出輸出Y Y的信號(hào)；的信號(hào)；AB=01AB=01時(shí)，片時(shí)，片輸出輸出F F為片為片輸出輸出Y Y的信號(hào)；的信號(hào)；AB=10AB=10時(shí)，片時(shí)，片輸出輸出F F為片為片輸出輸出Y Y的信號(hào)；的信號(hào)；AB=11AB=11時(shí)，片時(shí)，片輸出輸出F

43、F為片為片輸出輸出Y Y的信號(hào)。的信號(hào)。 而各片而各片Y Y的輸出又通過(guò)的輸出又通過(guò)C C，D D變量來(lái)選擇，變量來(lái)選擇，例如，變量輸入例如，變量輸入ABCD=1011ABCD=1011時(shí)，則輸出時(shí)，則輸出F F為為片片中中D D3 3的輸入，的輸入，F(xiàn)=1，相當(dāng)于函數(shù)，相當(dāng)于函數(shù)F的的m11最小項(xiàng)值。最小項(xiàng)值。 圖圖3-48 3-48 實(shí)現(xiàn)例實(shí)現(xiàn)例3-103-10邏輯函數(shù)的邏輯圖邏輯函數(shù)的邏輯圖 降維圖法降維圖法 【例【例3-113-11】用】用8 8選選1 1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) 解：解： 第第1 1步步: :作出作出F F的卡諾圖，如圖的卡諾圖，如圖3-50(a)

44、3-50(a)所示所示, ,以以C C為記圖變量，以為記圖變量，以A A，B B，D D作為三維作為三維卡諾圖的輸入變量，作出卡諾圖的輸入變量，作出3 3變量降維圖如圖變量降維圖如圖3-50(b)3-50(b)所示。所示。 將將4 4變量卡諾圖轉(zhuǎn)換成變量卡諾圖轉(zhuǎn)換成3 3變量降維圖的變量降維圖的具體做法是：具體做法是： 根據(jù)根據(jù)4 4變量卡諾圖，若變量變量卡諾圖，若變量C=0C=0及及C=1C=1時(shí)，函數(shù)值時(shí)，函數(shù)值F(AF(A，B B，0 0，D)=F(AD)=F(A，B B，1 1，D)=0D)=0，則在對(duì)應(yīng)，則在對(duì)應(yīng)3 3變量降維圖對(duì)應(yīng)的變量降維圖對(duì)應(yīng)的F(AF(A，B B，D)D)小方

45、格中填小方格中填0 0，即，即C0+C0=0C0+C0=0。例如，。例如，圖圖3-50(b)3-50(b)中中F(1F(1，1 1，1)1)中的中的0 0。 若變量若變量C=0C=0及及C=1C=1時(shí)，函數(shù)值時(shí)，函數(shù)值F(AF(A，B B，0 0，D)=F(AD)=F(A，B B，1 1，D)=1D)=1，則在對(duì)應(yīng)，則在對(duì)應(yīng)3 3變量變量降維圖對(duì)應(yīng)的降維圖對(duì)應(yīng)的F(AF(A，B B，D)D)小方格中填小方格中填 1 1，即即C1+C1=1C1+C1=1。例如，圖。例如，圖3-50(b)3-50(b)中中F(1F(1，1 1，0)0)、F(0F(0，1 1，0)0)中的中的1 1。 若變量若變量

46、C=0C=0時(shí)，函數(shù)時(shí)，函數(shù)F(AF(A，B B，0 0，D)=0D)=0，C=1C=1時(shí)，函數(shù)時(shí)，函數(shù)F(AF(A，B B，1 1，D)=1D)=1，則在對(duì)應(yīng)則在對(duì)應(yīng)F(AF(A，B B，D)D)小方格中填小方格中填C0+C1=CC0+C1=C。例如，圖。例如，圖3-50(b)3-50(b)中的中的F(0,0,1)F(0,0,1)，F(xiàn)(1,0,0)F(1,0,0)及及F(1,0,1)F(1,0,1)小方格中小方格中的的C C。 若變量若變量C=0C=0時(shí)，函數(shù)時(shí)，函數(shù)F(AF(A，B B，0 0，D)=1D)=1，C=1C=1時(shí)，函數(shù)時(shí)，函數(shù)F(AF(A，B B，1 1，D)=0D)=0，則

47、，則在對(duì)應(yīng)在對(duì)應(yīng)F(AF(A，B B，D)D)小方格中填小方格中填C1+C0=CC1+C0=C。例如，圖例如，圖3-50(b)3-50(b)中的中的F(0,0,0)F(0,0,0)及及F(0,1,1)F(0,1,1)小方格中的小方格中的C C。 第第2 2步：將函數(shù)降維圖與如圖步：將函數(shù)降維圖與如圖3-443-44所示所示8 8選選1 1數(shù)據(jù)選擇器卡諾圖比較，得到數(shù)據(jù)選擇器卡諾圖比較，得到8 8選選1 1數(shù)數(shù)據(jù)選擇器的地址輸入端：據(jù)選擇器的地址輸入端：A A2 2A A1 1A A0 0=ABD=ABD，8 8選選1 1數(shù)據(jù)選擇器的數(shù)據(jù)輸入端數(shù)據(jù)選擇器的數(shù)據(jù)輸入端D D2 2=D=D6 6=1

48、, D=1, D7 7=0=0，D D1 1=D=D4 4=D=D5 5=C=C，D D0 0=D=D3 3=C=C。 第第3 3步：畫(huà)出邏輯電路，如圖步：畫(huà)出邏輯電路，如圖3-513-51所示。所示。圖圖3-50 3-50 例例3-113-11降維圖降維圖圖圖3-51 3-51 例例3-113-11邏輯電路圖邏輯電路圖 采用降維圖法時(shí)，可以選用不同的記采用降維圖法時(shí)，可以選用不同的記圖變量，有時(shí)，合理選擇記圖變量，可以圖變量，有時(shí)，合理選擇記圖變量，可以使電路更簡(jiǎn)。圖使電路更簡(jiǎn)。圖3-523-52和圖和圖3-533-53所示是以所示是以B B為為記圖變量的降維圖法實(shí)現(xiàn)方案。記圖變量的降維圖法

49、實(shí)現(xiàn)方案。圖圖3-52 3-52 例例3-113-11降維圖之二降維圖之二圖圖3-53 3-53 例例3-113-11邏輯電路圖之二邏輯電路圖之二3.3.2 3.3.2 用譯碼器實(shí)現(xiàn)組合邏輯電路用譯碼器實(shí)現(xiàn)組合邏輯電路 (1)(1)將組合邏輯函數(shù)寫(xiě)成最小項(xiàng)表達(dá)將組合邏輯函數(shù)寫(xiě)成最小項(xiàng)表達(dá)式，并進(jìn)行形式變換；式，并進(jìn)行形式變換；(2)(2)將輸出表達(dá)式與譯碼器輸出表達(dá)將輸出表達(dá)式與譯碼器輸出表達(dá)式邏輯函數(shù)對(duì)照；式邏輯函數(shù)對(duì)照；(3)(3)畫(huà)出邏輯圖。畫(huà)出邏輯圖。采用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)的方法是：采用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)的方法是： 【例【例3-13 3-13 】用】用3 3線線8 8線譯碼器實(shí)現(xiàn)一線譯碼器實(shí)現(xiàn)一位全加器。位全加器。 解解 第一步第一步 列出全加器的真值表，列出全加器的真值表，如表如表3 32121所示，寫(xiě)出全加器的最小項(xiàng)表達(dá)所示，寫(xiě)出全加器的最小項(xiàng)表達(dá)式，并進(jìn)行變換：式，并進(jìn)行變換： 第第2 2部：邏輯函數(shù)對(duì)照：部：邏輯函數(shù)對(duì)照： 只需將輸入變量只需將輸入變量A A、B B、CICI分別加到譯分別加到譯碼器的地址輸入碼器的地址輸入A2A2、A1A1、A0A0，用