第2章數(shù)字邏輯電路基礎(chǔ)和計(jì)算機(jī)中的邏輯部件ppt課件

1、第第 2 章章 數(shù)字邏輯電路根底和計(jì)算數(shù)字邏輯電路根底和計(jì)算機(jī)中的邏輯部件機(jī)中的邏輯部件計(jì)算機(jī)組成原理課程的預(yù)備性知識(shí)計(jì)算機(jī)組成原理課程的預(yù)備性知識(shí) 2.1 數(shù)字邏輯電路根底數(shù)字邏輯電路根底 2.2 根本邏輯門和布爾代數(shù)知識(shí)根底根本邏輯門和布爾代數(shù)知識(shí)根底 2.3 組合邏輯電路及其運(yùn)用組合邏輯電路及其運(yùn)用 2.4 時(shí)序邏輯電路及其運(yùn)用時(shí)序邏輯電路及其運(yùn)用 2.5 現(xiàn)場可編程器件的內(nèi)部構(gòu)造和編程現(xiàn)場可編程器件的內(nèi)部構(gòu)造和編程2.1 數(shù)字邏輯電路根底數(shù)字邏輯電路根底 2.1.1 半導(dǎo)體和二極管半導(dǎo)體和二極管 2.1.2 雙極型晶體三極管與反相器電路雙極型晶體三極管與反相器電路 2.1.3 MOS管

2、的構(gòu)造和它的伏安特性管的構(gòu)造和它的伏安特性2.2 根本邏輯門和布爾代數(shù)知識(shí)根底根本邏輯門和布爾代數(shù)知識(shí)根底 2.2.1 最根本的邏輯門電路：非門，與最根本的邏輯門電路：非門，與非門，或非門非門，或非門 2.2.2 布爾代數(shù)知識(shí)根底布爾代數(shù)知識(shí)根底 1. 根本邏輯運(yùn)算和根本邏輯門電路根本邏輯運(yùn)算和根本邏輯門電路 2. 布爾代數(shù)的根本定理和常用公式布爾代數(shù)的根本定理和常用公式 3. 布爾代數(shù)的運(yùn)用舉例：邏輯函數(shù)化布爾代數(shù)的運(yùn)用舉例：邏輯函數(shù)化簡簡 4. 邏輯門電路設(shè)計(jì)舉例邏輯門電路設(shè)計(jì)舉例一、本課程的預(yù)備性知識(shí)一、本課程的預(yù)備性知識(shí)一、本課程的預(yù)備性知識(shí)一、本課程的預(yù)備性知識(shí)2.3 組合邏輯電路組

3、合邏輯電路 1. 根本邏輯門：反相器，與門，與非門根本邏輯門：反相器，與門，與非門 2. 三態(tài)門，數(shù)據(jù)選擇器，譯碼器，編碼器三態(tài)門，數(shù)據(jù)選擇器，譯碼器，編碼器 3. 組合邏輯電路運(yùn)用舉例組合邏輯電路運(yùn)用舉例2.4 時(shí)序邏輯電路時(shí)序邏輯電路 1. 根本根本 R-S 觸發(fā)器，觸發(fā)器，D 觸發(fā)器觸發(fā)器 2. 有接納控制功能的存放器，有輸出控制功有接納控制功能的存放器，有輸出控制功能的存放器能的存放器 有清有清0 控制功能的存放器，有計(jì)數(shù)功能控制功能的存放器，有計(jì)數(shù)功能的計(jì)數(shù)器的計(jì)數(shù)器 3. 時(shí)序邏輯電路運(yùn)用舉例時(shí)序邏輯電路運(yùn)用舉例2.5 現(xiàn)場可編程器件的內(nèi)部構(gòu)造、編程及運(yùn)用現(xiàn)場可編程器件的內(nèi)部構(gòu)造、

4、編程及運(yùn)用 1. 簡單簡單PLD器件器件 2. 復(fù)雜復(fù)雜PLD器件器件 3. 門門陣列器件陣列器件T基極基極發(fā)射極發(fā)射極集電極集電極+Vcc (+5V)接地接地輸入電平輸入電平 0.7 V, 三級(jí)管導(dǎo)通，三級(jí)管導(dǎo)通， 使輸出電平為使輸出電平為 0 V ；輸入電平輸入電平 = 0 V , 三級(jí)管截止三級(jí)管截止 ， 使輸出電平使輸出電平 4 V ； 這曾經(jīng)構(gòu)成了反相器線路這曾經(jīng)構(gòu)成了反相器線路,完成邏輯取反功能。完成邏輯取反功能。輸出輸出輸入輸入電阻電阻電源電源+Vcc TT1+Vcc (+5V)接地接地輸出輸出輸入輸入1電源電源輸入輸入2輸入輸入2輸入輸入1+Vcc (+5V)輸出輸出電源電源與

5、非門：與非門： 2 路輸入都高，輸出才為低；路輸入都高，輸出才為低； 或非門：任何一路輸入為高，輸出都為低或非門：任何一路輸入為高，輸出都為低接地接地當(dāng)然，也可以制造并運(yùn)用不帶反相功能的當(dāng)然，也可以制造并運(yùn)用不帶反相功能的 與門與門 和和 或門或門 電路。電路。 輸入控制端圖中的一個(gè)晶體管也可以多于輸入控制端圖中的一個(gè)晶體管也可以多于 2 個(gè)。個(gè)。T2T23. 邏輯運(yùn)算與數(shù)字邏輯電路邏輯運(yùn)算與數(shù)字邏輯電路 數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)算機(jī)的物質(zhì)根底。數(shù)字邏輯電路是實(shí)現(xiàn)數(shù)字計(jì)算機(jī)的物質(zhì)根底。 最根本的邏輯電路：與門，或門，非門；用它們可最根本的邏輯電路：與門，或門，非門；用它們可以組合出實(shí)現(xiàn)任何復(fù)雜

6、的邏輯運(yùn)算功能的電路。以組合出實(shí)現(xiàn)任何復(fù)雜的邏輯運(yùn)算功能的電路。 最根本的邏輯運(yùn)算有：與運(yùn)算，或運(yùn)算，非運(yùn)算，最根本的邏輯運(yùn)算有：與運(yùn)算，或運(yùn)算，非運(yùn)算，正好可以選用與門、或門、非門來加以實(shí)現(xiàn)。正好可以選用與門、或門、非門來加以實(shí)現(xiàn)。 邏輯關(guān)系可以采用數(shù)學(xué)公式來表示和執(zhí)行運(yùn)算，此邏輯關(guān)系可以采用數(shù)學(xué)公式來表示和執(zhí)行運(yùn)算，此數(shù)學(xué)工具就是布爾代數(shù)，又稱邏輯代數(shù)。數(shù)學(xué)工具就是布爾代數(shù)，又稱邏輯代數(shù)。 例如，例如，A = B * C + E * /F； A為輸出運(yùn)算結(jié)為輸出運(yùn)算結(jié)果，果， B 、C、E、F為輸入，為輸入， * 、+、 / 分別代表與、分別代表與、或、非運(yùn)算符；或、非運(yùn)算符； 運(yùn)算符的優(yōu)

7、先級(jí)：非運(yùn)算最高，與運(yùn)算次之，或運(yùn)運(yùn)算符的優(yōu)先級(jí)：非運(yùn)算最高，與運(yùn)算次之，或運(yùn)算最低。算最低。 這一邏輯運(yùn)算功能，顯然可以用這一邏輯運(yùn)算功能，顯然可以用 與門、或門、非與門、或門、非門來實(shí)現(xiàn)。門來實(shí)現(xiàn)。4. 邏輯功能的表示和等效電路邏輯功能的表示和等效電路 邏輯功能可以選用布爾代數(shù)式表示，邏輯功能可以選用布爾代數(shù)式表示， 卡諾圖表示，卡諾圖表示， 真值表真值表表示，或者用線路邏輯圖表示。表示，或者用線路邏輯圖表示。 與、與、 或、或、 非門非門 的圖形符號(hào)：的圖形符號(hào)： 非門非門 與門與門 與非門與非門 或門或門 或非門或非門AXBA B X 0 0 0 0 1 0 1 0 0 1 1 1A

8、B X 0 0 1 0 1 1 1 0 1 1 1 0X=AB X= AB X=A+B X=A+B 真值表真值表XXXAAABBBAX5. 真值表和邏輯表達(dá)式的對應(yīng)關(guān)系真值表和邏輯表達(dá)式的對應(yīng)關(guān)系邏輯功能可以選用布爾代數(shù)式表示，卡諾圖表示，邏輯功能可以選用布爾代數(shù)式表示，卡諾圖表示， 真值表表示，或者線路邏輯圖表示。真值表表示，或者線路邏輯圖表示。與門與門與非門與非門ABA B X 0 0 0 0 1 0 1 0 0 1 1 1A B X 0 0 1 0 1 1 1 0 1 1 1 0X = A B X = A B ABX 用與邏輯寫出真值表中用與邏輯寫出真值表中每一橫行中輸出為每一橫行中輸出

9、為 1 的的邏輯表達(dá)式；邏輯表達(dá)式； 用或邏輯匯總真值表中用或邏輯匯總真值表中全部輸出為全部輸出為 1 的邏輯。的邏輯。 不用理睬那些輸出為不用理睬那些輸出為 0的各行的內(nèi)容，它們曾的各行的內(nèi)容，它們曾經(jīng)隱含在經(jīng)過經(jīng)隱含在經(jīng)過 1、2 兩兩步寫出的表達(dá)式中。步寫出的表達(dá)式中。X= A * B + A * B + A * BX真值表真值表6. 根本定理和常用公式，邏輯化簡根本定理和常用公式，邏輯化簡A1=A A0=0 AA=A AA=0A+1=1 A+0=A A+A=A A+A=1A+B=B+A AB=BA A=A(A+B)+C=A+(B+C) (AB) C=A(BC)A(B+C)=AB+AC

10、A+ BC=(A+B) (A+C)A+AB=A A(A+B)= AA+AB=A+B A(A+B)=ABA B = A + B A + B = A B例如：例如：AB+AB+AB = A(B+B) +AB=A+AB = A + B = AB7. 三態(tài)門電路三態(tài)門電路 三態(tài)門電路是一種最重要的總線接口電路，它保管了圖騰輸出構(gòu)造電路信號(hào)傳輸速度快、驅(qū)動(dòng)才干強(qiáng)的特性，又有集電極開路電路的輸出可以“線與的優(yōu)點(diǎn)，是構(gòu)建計(jì)算機(jī)總線的理想電路。 “三態(tài)是指電路可以輸出正常的 “0 或 “1邏輯電平，也可以處于高阻態(tài)，取決于輸入和控制信號(hào)。為高阻態(tài)時(shí)， “0 和 “1的輸出極都截止，相當(dāng)于與所銜接的線路斷開，便

11、于實(shí)現(xiàn)從多個(gè)數(shù)據(jù)輸入中選擇其一。A B C/G1 /G2 G3總線總線例如，當(dāng)控制信號(hào)例如，當(dāng)控制信號(hào) /G1為低為低電平，電平， /G2 和和 /G3為高電為高電平常，三態(tài)門的輸入平常，三態(tài)門的輸入 A 被被送到總線上，另外兩個(gè)三送到總線上，另外兩個(gè)三態(tài)門的輸出處于高阻態(tài)。態(tài)門的輸出處于高阻態(tài)。 二、計(jì)算機(jī)中常用的邏輯電路二、計(jì)算機(jī)中常用的邏輯電路 加法器和算術(shù)邏輯單元加法器和算術(shù)邏輯單元 譯碼器和編碼器譯碼器和編碼器 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 觸發(fā)器和存放器、計(jì)數(shù)器觸發(fā)器和存放器、計(jì)數(shù)器 陣列邏輯電路陣列邏輯電路 存儲(chǔ)器芯片存儲(chǔ)器芯片 RAM 和和 ROM7. 通用陣列邏輯通用陣列邏輯 GAL

12、復(fù)雜的可編程邏輯器件復(fù)雜的可編程邏輯器件 CPLD: MACH器件器件現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列 FPGA 器件器件計(jì)算機(jī)中常用的邏輯器件計(jì)算機(jī)中常用的邏輯器件 計(jì)算機(jī)中常用的邏輯器件，包括組合邏輯電路和時(shí)序邏輯計(jì)算機(jī)中常用的邏輯器件，包括組合邏輯電路和時(shí)序邏輯電路兩大類別。電路兩大類別。 組合邏輯電路的輸出形狀只取決于當(dāng)前輸入信號(hào)的形狀，組合邏輯電路的輸出形狀只取決于當(dāng)前輸入信號(hào)的形狀，與過去的輸入信號(hào)的形狀無關(guān)，例如加法器，譯碼器，編碼器，與過去的輸入信號(hào)的形狀無關(guān)，例如加法器，譯碼器，編碼器，數(shù)據(jù)選擇器等電路；數(shù)據(jù)選擇器等電路； 時(shí)序邏輯電路的輸出形狀不僅和當(dāng)前的輸入信號(hào)的形狀有時(shí)

13、序邏輯電路的輸出形狀不僅和當(dāng)前的輸入信號(hào)的形狀有關(guān)，還與以前的輸入信號(hào)的形狀有關(guān)，即時(shí)序邏輯電路有記憶關(guān)，還與以前的輸入信號(hào)的形狀有關(guān)，即時(shí)序邏輯電路有記憶功能，最根本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸功能，最根本的記憶電路是觸發(fā)器，包括電平觸發(fā)器和邊沿觸發(fā)器，由根本觸發(fā)器可以構(gòu)成存放器，計(jì)數(shù)器等部件；發(fā)器，由根本觸發(fā)器可以構(gòu)成存放器，計(jì)數(shù)器等部件； 從器件的集成度和功能區(qū)分，可把組合邏輯電路和時(shí)序邏從器件的集成度和功能區(qū)分，可把組合邏輯電路和時(shí)序邏輯電路劃分成低集成度的、只提供公用功能的器件，和高集成輯電路劃分成低集成度的、只提供公用功能的器件，和高集成度的、現(xiàn)場可編程的通用邏輯電路

14、，例如通用陣列邏輯度的、現(xiàn)場可編程的通用邏輯電路，例如通用陣列邏輯GAL，復(fù)雜的可編程邏輯器件復(fù)雜的可編程邏輯器件 CPLD，包括門陣列器件，包括門陣列器件FPGA，都能實(shí)，都能實(shí)現(xiàn)多種組合邏輯或時(shí)序邏輯電路的功能，運(yùn)用更方便和靈敏。現(xiàn)多種組合邏輯或時(shí)序邏輯電路的功能，運(yùn)用更方便和靈敏。1. 加法器和算術(shù)邏輯單元加法器和算術(shù)邏輯單元 加法器是計(jì)算機(jī)中最常用的組合邏輯器件，主要完成兩個(gè)補(bǔ)加法器是計(jì)算機(jī)中最常用的組合邏輯器件，主要完成兩個(gè)補(bǔ)碼數(shù)據(jù)的相加運(yùn)算，減法運(yùn)算也是運(yùn)用加法器電路完成的。碼數(shù)據(jù)的相加運(yùn)算，減法運(yùn)算也是運(yùn)用加法器電路完成的。 一位的加法器可以完成對本位兩個(gè)二進(jìn)制數(shù)據(jù)和低一位送上一

15、位的加法器可以完成對本位兩個(gè)二進(jìn)制數(shù)據(jù)和低一位送上來的一個(gè)進(jìn)位信號(hào)的相加運(yùn)算，產(chǎn)生本位的和以及送往高一位的來的一個(gè)進(jìn)位信號(hào)的相加運(yùn)算，產(chǎn)生本位的和以及送往高一位的進(jìn)位輸出信號(hào)。進(jìn)位輸出信號(hào)。 由多個(gè)一位的加法器，可以構(gòu)成同時(shí)完成對多位數(shù)據(jù)相加運(yùn)由多個(gè)一位的加法器，可以構(gòu)成同時(shí)完成對多位數(shù)據(jù)相加運(yùn)算的并行加法器，此時(shí)需求正確銜接高低位數(shù)據(jù)之間的進(jìn)位輸入算的并行加法器，此時(shí)需求正確銜接高低位數(shù)據(jù)之間的進(jìn)位輸入與輸出信號(hào)。與輸出信號(hào)。 假設(shè)各數(shù)據(jù)位之間的進(jìn)位信號(hào)是逐位傳送，被稱為串行進(jìn)位，假設(shè)各數(shù)據(jù)位之間的進(jìn)位信號(hào)是逐位傳送，被稱為串行進(jìn)位，當(dāng)加法器的位數(shù)較多時(shí)，會(huì)使加法運(yùn)算的速度大大降低；從加速當(dāng)

16、加法器的位數(shù)較多時(shí)，會(huì)使加法運(yùn)算的速度大大降低；從加速加法進(jìn)位信號(hào)的傳送速度思索，也可以實(shí)現(xiàn)多位的并行進(jìn)位，各加法進(jìn)位信號(hào)的傳送速度思索，也可以實(shí)現(xiàn)多位的并行進(jìn)位，各位之間幾乎同時(shí)產(chǎn)生送到高位的進(jìn)位輸出信號(hào)。位之間幾乎同時(shí)產(chǎn)生送到高位的進(jìn)位輸出信號(hào)。 乘除法運(yùn)算，也可以經(jīng)過多次的循環(huán)迭代利用加法器完成。乘除法運(yùn)算，也可以經(jīng)過多次的循環(huán)迭代利用加法器完成。加法器和算術(shù)邏輯單元加法器和算術(shù)邏輯單元 計(jì)算機(jī)不僅要完成對數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對計(jì)算機(jī)不僅要完成對數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能，還要完成對邏輯數(shù)據(jù)的邏輯運(yùn)算功能，例如與運(yùn)算，或運(yùn)算等等。邏輯數(shù)據(jù)的邏輯運(yùn)算功能，例如與運(yùn)算，或運(yùn)算等等。

17、在計(jì)算機(jī)中，通常會(huì)把對數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能和對邏輯在計(jì)算機(jī)中，通常會(huì)把對數(shù)值數(shù)據(jù)的算術(shù)運(yùn)算功能和對邏輯數(shù)據(jù)的邏輯運(yùn)算功能，合并到一同用同一套電路實(shí)現(xiàn)，這種電路數(shù)據(jù)的邏輯運(yùn)算功能，合并到一同用同一套電路實(shí)現(xiàn)，這種電路就是算術(shù)邏輯單元，英文縮寫是就是算術(shù)邏輯單元，英文縮寫是 ALU，用與、或、非門等電路，用與、或、非門等電路實(shí)現(xiàn)，其設(shè)計(jì)過程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)闡明，實(shí)現(xiàn)，其設(shè)計(jì)過程和邏輯表達(dá)式在數(shù)字電路教材中有詳細(xì)闡明，這些內(nèi)容是這些內(nèi)容是 “數(shù)字邏輯和數(shù)字集成電路數(shù)字邏輯和數(shù)字集成電路 的重點(diǎn)知識(shí)。的重點(diǎn)知識(shí)。 多位的多位的 ALU 不僅要產(chǎn)生算術(shù)、邏輯運(yùn)算的結(jié)果，還要給出不僅要

18、產(chǎn)生算術(shù)、邏輯運(yùn)算的結(jié)果，還要給出結(jié)果的特征情況，例如算術(shù)運(yùn)算能否產(chǎn)生了向更高位的進(jìn)位，結(jié)結(jié)果的特征情況，例如算術(shù)運(yùn)算能否產(chǎn)生了向更高位的進(jìn)位，結(jié)果能否為零，結(jié)果的符號(hào)為正還是為負(fù)，能否溢出等；對邏輯運(yùn)果能否為零，結(jié)果的符號(hào)為正還是為負(fù)，能否溢出等；對邏輯運(yùn)算通常只能檢查結(jié)果能否為零，不存在進(jìn)位和溢出等問題。算通常只能檢查結(jié)果能否為零，不存在進(jìn)位和溢出等問題。 要要 ALU 運(yùn)算，就涉及選擇參與運(yùn)算的數(shù)據(jù)來源，要完成的運(yùn)算，就涉及選擇參與運(yùn)算的數(shù)據(jù)來源，要完成的運(yùn)算功能，結(jié)果的處置方案，特征位的保管等多方面的問題。運(yùn)算功能，結(jié)果的處置方案，特征位的保管等多方面的問題。 2. 譯碼器和編碼器譯碼

19、器和編碼器 譯碼器電路，實(shí)現(xiàn)對譯碼器電路，實(shí)現(xiàn)對 n 個(gè)輸入變量，給出個(gè)輸入變量，給出2n 個(gè)輸出信號(hào)的功能，每個(gè)輸出信號(hào)對應(yīng)個(gè)輸出信號(hào)的功能，每個(gè)輸出信號(hào)對應(yīng) n 個(gè)個(gè)輸入變量的一個(gè)最小項(xiàng)。能否需求譯碼，通常輸入變量的一個(gè)最小項(xiàng)。能否需求譯碼，通?？梢杂靡换驇讉€(gè)控制信號(hào)加以控制。譯碼器多可以用一或幾個(gè)控制信號(hào)加以控制。譯碼器多用于處置從多個(gè)互斥信號(hào)中選擇其一的場所。用于處置從多個(gè)互斥信號(hào)中選擇其一的場所。 編碼器電路，通常實(shí)現(xiàn)把編碼器電路，通常實(shí)現(xiàn)把 2n 個(gè)輸入變量個(gè)輸入變量編碼成編碼成 n 個(gè)輸出信號(hào)的功能，可以處置個(gè)輸出信號(hào)的功能，可以處置 2n 個(gè)輸個(gè)輸入變量之間的優(yōu)先級(jí)關(guān)系，例如在

20、有多個(gè)中斷入變量之間的優(yōu)先級(jí)關(guān)系，例如在有多個(gè)中斷懇求源信號(hào)到來時(shí)，可以借助編碼器電路給出懇求源信號(hào)到來時(shí)，可以借助編碼器電路給出優(yōu)先級(jí)最高的中斷懇求源所對應(yīng)的優(yōu)先級(jí)編碼。優(yōu)先級(jí)最高的中斷懇求源所對應(yīng)的優(yōu)先級(jí)編碼。3. 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱多路開關(guān)，它是以數(shù)據(jù)選擇器又稱多路開關(guān)，它是以“與與-或或門、門、 “與與-或或-非門實(shí)現(xiàn)的電路，在選擇信號(hào)非門實(shí)現(xiàn)的電路，在選擇信號(hào)的控制下，實(shí)現(xiàn)從多個(gè)輸入通道中選擇某一個(gè)的控制下，實(shí)現(xiàn)從多個(gè)輸入通道中選擇某一個(gè)通道的數(shù)據(jù)作為輸出。通道的數(shù)據(jù)作為輸出。 在計(jì)算機(jī)中，按照需求從多個(gè)輸入數(shù)據(jù)中在計(jì)算機(jī)中，按照需求從多個(gè)輸入數(shù)據(jù)中選擇其一作為輸出

21、是最常遇到的需求之一。例選擇其一作為輸出是最常遇到的需求之一。例如，從多個(gè)存放器中，選擇指定的一個(gè)存放器如，從多個(gè)存放器中，選擇指定的一個(gè)存放器中的內(nèi)容送到中的內(nèi)容送到 ALU 的一個(gè)輸入端，選擇多個(gè)數(shù)的一個(gè)輸入端，選擇多個(gè)數(shù)據(jù)中的一個(gè)寫入指定的存放器，選擇多個(gè)數(shù)據(jù)據(jù)中的一個(gè)寫入指定的存放器，選擇多個(gè)數(shù)據(jù)中的一個(gè)送往指示燈進(jìn)展顯示等等。中的一個(gè)送往指示燈進(jìn)展顯示等等。 觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功觸發(fā)器是典型的時(shí)序邏輯電路，有記憶功能，最簡單的可以由兩個(gè)交叉耦合的能，最簡單的可以由兩個(gè)交叉耦合的 “或非或非門組成，門組成，2 路輸出分別為路輸出分別為 Q和和 /Q，兩個(gè)輸入分，兩個(gè)輸入

22、分別為別為 R 和和 S。 當(dāng)當(dāng)R為低電平，為低電平，S為高電平常，為高電平常，會(huì)使會(huì)使/Q變?yōu)楦唠娖剑藭r(shí)變?yōu)楦唠娖?，此時(shí) Q 定變成定變成低電平，在低電平，在 R恢復(fù)為高電平后，恢復(fù)為高電平后， Q和和 /Q將堅(jiān)持不變，即記憶了本次變化。將堅(jiān)持不變，即記憶了本次變化。當(dāng)當(dāng)S為低電平，為低電平，R為高電平常，會(huì)使為高電平常，會(huì)使Q變?yōu)楦唠娖?，此時(shí)變?yōu)楦唠娖剑藭r(shí) / Q 定變成低電定變成低電平，在平，在 S 恢復(fù)為高電平后，恢復(fù)為高電平后， Q和和 /Q 也將堅(jiān)持不變，這是也將堅(jiān)持不變，這是 R-S 觸發(fā)器。觸發(fā)器。Q/QRS與或非門與或非門與或非門與或非門/QQD反相器反相器E 當(dāng)把兩個(gè)輸

23、入當(dāng)把兩個(gè)輸入 S 和和 R 變?yōu)橐蛔優(yōu)橐粋€(gè)個(gè) D 的互補(bǔ)輸入后，可以經(jīng)過控的互補(bǔ)輸入后，可以經(jīng)過控制信號(hào)制信號(hào) E 完成該觸發(fā)器的寫入操完成該觸發(fā)器的寫入操作，在作，在 E =1時(shí)，時(shí)，Q 將隨將隨D而變化。而變化。 觸發(fā)器和存放器、計(jì)數(shù)器觸發(fā)器和存放器、計(jì)數(shù)器 前面剛引見的觸發(fā)器屬于電平觸發(fā)方式，輸入前面剛引見的觸發(fā)器屬于電平觸發(fā)方式，輸入 R 和和 S 不能同時(shí)為低電不能同時(shí)為低電平，而且平，而且 R 、S 和和 D 在觸發(fā)器寫入期間應(yīng)堅(jiān)持不變，否那么產(chǎn)生操作錯(cuò)誤。在觸發(fā)器寫入期間應(yīng)堅(jiān)持不變，否那么產(chǎn)生操作錯(cuò)誤。 另外一種由另外一種由 3 個(gè)根本觸發(fā)器構(gòu)成的是個(gè)根本觸發(fā)器構(gòu)成的是 D 型

24、觸發(fā)器，它屬于邊沿觸發(fā)方式。型觸發(fā)器，它屬于邊沿觸發(fā)方式。輸入信號(hào)輸入信號(hào) D 在觸發(fā)脈沖在觸發(fā)脈沖 CP 的正跳變沿期間被寫入觸發(fā)器，其它時(shí)間的正跳變沿期間被寫入觸發(fā)器，其它時(shí)間 D 的的變化不會(huì)影響觸發(fā)器的形狀。變化不會(huì)影響觸發(fā)器的形狀。與非與非1與非與非2與非與非4與非與非6與非與非3與非與非5/RD/SDQCP/QD D 型觸發(fā)器又被稱為型觸發(fā)器又被稱為延時(shí)觸發(fā)器，常用于構(gòu)建延時(shí)觸發(fā)器，常用于構(gòu)建存放器，移位存放器，計(jì)存放器，移位存放器，計(jì)數(shù)器等部件。數(shù)器等部件。 輸入信號(hào)輸入信號(hào) /SD 和和 /RD用于觸發(fā)器的清用于觸發(fā)器的清 0 和和置置 1操作。操作。存放器、計(jì)數(shù)器存放器、計(jì)數(shù)

25、器 存放器是計(jì)算機(jī)中的重要部件，用于暫存指令和數(shù)據(jù)等，存放器是計(jì)算機(jī)中的重要部件，用于暫存指令和數(shù)據(jù)等，通常多項(xiàng)選擇用通常多項(xiàng)選擇用 多個(gè)并行操作的多個(gè)并行操作的 D 觸發(fā)器或鎖存器組成。一觸發(fā)器或鎖存器組成。一個(gè)存放器所運(yùn)用的觸發(fā)器的數(shù)目被稱為存放器的位數(shù)，例如個(gè)存放器所運(yùn)用的觸發(fā)器的數(shù)目被稱為存放器的位數(shù)，例如 4位、位、8位等；從運(yùn)用的角度，還可以經(jīng)過另外幾個(gè)控制信號(hào)，位等；從運(yùn)用的角度，還可以經(jīng)過另外幾個(gè)控制信號(hào)，控制存放器能否可以接受輸入，輸出的是正常邏輯電平還是高控制存放器能否可以接受輸入，輸出的是正常邏輯電平還是高阻態(tài)，能否具有清阻態(tài)，能否具有清 0 存放器內(nèi)容的功能。存放器內(nèi)容

26、的功能。 移位存放器還多出了左右移位操作的功能。移位存放器還多出了左右移位操作的功能。 計(jì)數(shù)器是計(jì)算機(jī)和數(shù)字儀表中經(jīng)常運(yùn)用的一種電路，按時(shí)計(jì)數(shù)器是計(jì)算機(jī)和數(shù)字儀表中經(jīng)常運(yùn)用的一種電路，按時(shí)鐘作用方式，可以分為同步和異步兩大類，其中同步計(jì)數(shù)器線鐘作用方式，可以分為同步和異步兩大類，其中同步計(jì)數(shù)器線路略復(fù)雜但性能更好，用于脈沖分頻和需求計(jì)數(shù)的場所，例如路略復(fù)雜但性能更好，用于脈沖分頻和需求計(jì)數(shù)的場所，例如二進(jìn)制或十進(jìn)制計(jì)數(shù)。二進(jìn)制或十進(jìn)制計(jì)數(shù)。5. 陣列邏輯電路陣列邏輯電路 陣列邏輯電路是指邏輯元件在硅芯片上以陣列邏輯電路是指邏輯元件在硅芯片上以陣列方式陳列的器件，它占用芯片面積小，廢陣列方式陳列

27、的器件，它占用芯片面積小，廢品率高，用戶可編程，運(yùn)用靈敏。品率高，用戶可編程，運(yùn)用靈敏。 陣列邏輯電路包括存儲(chǔ)器陣列邏輯電路包括存儲(chǔ)器(RAM,ROM)，可，可編程邏輯陣列編程邏輯陣列(PLA)，可編程陣列邏輯，可編程陣列邏輯(PAL)，通用陣列邏輯通用陣列邏輯(GAL)，可編程門陣列，可編程門陣列(PGA)，可，可編程宏單元陣列編程宏單元陣列(PMA)等多種類型。除了等多種類型。除了RAM和和ROM之外，其它幾種電路統(tǒng)稱可編程邏輯器之外，其它幾種電路統(tǒng)稱可編程邏輯器件件(programmable logic devices，PLD)，教，教學(xué)計(jì)算機(jī)中用得最多的是學(xué)計(jì)算機(jī)中用得最多的是GAL2

28、0V8和高集成度和高集成度的多的多PAL (AMD公司的公司的 MACH-4 產(chǎn)品產(chǎn)品) 芯片，將芯片，將在后續(xù)部分進(jìn)一步引見，它們可以實(shí)現(xiàn)組合邏在后續(xù)部分進(jìn)一步引見，它們可以實(shí)現(xiàn)組合邏輯電路或者時(shí)序邏輯電路的功能，都由輯電路或者時(shí)序邏輯電路的功能，都由“與和與和“或兩級(jí)陣列組成?；騼杉?jí)陣列組成。6. 存儲(chǔ)器芯片存儲(chǔ)器芯片RAM和和ROM RAM 和和 ROM 是典型的陣列邏輯電路，都由是典型的陣列邏輯電路，都由“與和與和“或或兩級(jí)陣列組成，其中的與陣列組成地址譯碼器，它給出全部兩級(jí)陣列組成，其中的與陣列組成地址譯碼器，它給出全部地址輸入的最小項(xiàng)，用戶不可編程，用于選擇被讀寫的存儲(chǔ)器地址輸入的

29、最小項(xiàng)，用戶不可編程，用于選擇被讀寫的存儲(chǔ)器單元，或陣列組成存儲(chǔ)體，保管寫入存儲(chǔ)器中的內(nèi)容。單元，或陣列組成存儲(chǔ)體，保管寫入存儲(chǔ)器中的內(nèi)容。 RAM 和和 ROM 的區(qū)別：前者對或陣列中的內(nèi)容可以讀寫，的區(qū)別：前者對或陣列中的內(nèi)容可以讀寫，后者或陣列中的內(nèi)容主要用于讀出，對寫操作能夠不支持，或后者或陣列中的內(nèi)容主要用于讀出，對寫操作能夠不支持，或者需經(jīng)過特殊的方法才干執(zhí)行。者需經(jīng)過特殊的方法才干執(zhí)行。 有關(guān)存儲(chǔ)器芯片的知識(shí)，將在引見存儲(chǔ)器的章節(jié)中重點(diǎn)講有關(guān)存儲(chǔ)器芯片的知識(shí)，將在引見存儲(chǔ)器的章節(jié)中重點(diǎn)講解，無需在這里的線路部分多加闡明，而后面的解，無需在這里的線路部分多加闡明，而后面的 GAL2

30、0V8 、MACH-4 和和 FPGA器件的有關(guān)知識(shí)不屬于本課程的重點(diǎn)內(nèi)容，器件的有關(guān)知識(shí)不屬于本課程的重點(diǎn)內(nèi)容，需在這里多說幾句。需在這里多說幾句。7. 通用陣列邏輯通用陣列邏輯GAL 通用陣列邏輯通用陣列邏輯 (generic array logic，GAL) 器件，是一種器件，是一種可用電擦出、現(xiàn)場可反復(fù)編程、運(yùn)用靈敏的簡單可用電擦出、現(xiàn)場可反復(fù)編程、運(yùn)用靈敏的簡單 PLD。 它的內(nèi)部構(gòu)造包括：輸入門，輸出三態(tài)門，與門陣列，輸它的內(nèi)部構(gòu)造包括：輸入門，輸出三態(tài)門，與門陣列，輸出邏輯宏單元出邏輯宏單元(內(nèi)含或陣列內(nèi)含或陣列)，從輸出反響到輸入的控制門等。，從輸出反響到輸入的控制門等。GAL

31、20V8 器件最多支持器件最多支持 20 個(gè)輸入引腳、個(gè)輸入引腳、8 個(gè)輸出引腳，支持個(gè)輸出引腳，支持組合邏輯和時(shí)序邏輯兩種運(yùn)轉(zhuǎn)方式，輸出有三態(tài)、極性可控，組合邏輯和時(shí)序邏輯兩種運(yùn)轉(zhuǎn)方式，輸出有三態(tài)、極性可控，支持內(nèi)部信息加密維護(hù)。支持內(nèi)部信息加密維護(hù)。 在教學(xué)計(jì)算機(jī)中，用于實(shí)現(xiàn)那些邏輯內(nèi)容經(jīng)常需求變化的在教學(xué)計(jì)算機(jī)中，用于實(shí)現(xiàn)那些邏輯內(nèi)容經(jīng)常需求變化的組合邏輯的功能，用于實(shí)現(xiàn)內(nèi)容經(jīng)常需求變化的時(shí)序邏輯的功組合邏輯的功能，用于實(shí)現(xiàn)內(nèi)容經(jīng)常需求變化的時(shí)序邏輯的功能，或者在不同需求環(huán)境下，需求在組合邏輯和時(shí)序邏輯之間能，或者在不同需求環(huán)境下，需求在組合邏輯和時(shí)序邏輯之間進(jìn)展切換的線路部分，特別適用

32、于實(shí)現(xiàn)由進(jìn)展切換的線路部分，特別適用于實(shí)現(xiàn)由“與與-或兩級(jí)邏輯完成或兩級(jí)邏輯完成的線路功能。在實(shí)驗(yàn)指點(diǎn)書中對該器件運(yùn)用方法有更多闡明。的線路功能。在實(shí)驗(yàn)指點(diǎn)書中對該器件運(yùn)用方法有更多闡明。 在順應(yīng)變換設(shè)計(jì)、減少器件類型和數(shù)量等方面效果明顯。在順應(yīng)變換設(shè)計(jì)、減少器件類型和數(shù)量等方面效果明顯。8. 復(fù)雜的可編程邏輯器件復(fù)雜的可編程邏輯器件CPLD：MACH器件器件 MACH (macro array CMOS high-density) 是一種復(fù)雜的、電可擦出的、現(xiàn)場可編程邏輯是一種復(fù)雜的、電可擦出的、現(xiàn)場可編程邏輯器件器件 CPLD。 它的內(nèi)部構(gòu)造由多個(gè)它的內(nèi)部構(gòu)造由多個(gè) PAL 塊和一個(gè)中央塊和一個(gè)中央開關(guān)矩陣互連而成。每個(gè)開關(guān)矩陣互連而成。每個(gè) PAL 塊內(nèi)又含多個(gè)宏塊內(nèi)又含多個(gè)宏單元輸出宏單元和隱埋宏單元，中央開關(guān)單元輸出宏單元和隱埋宏單元，中央開關(guān)矩陣為矩陣為 多個(gè)多個(gè)PAL 塊的信號(hào)輸入和塊間通訊提供塊的信號(hào)輸入和塊間通訊提供通路。在實(shí)驗(yàn)指點(diǎn)書中對該器件構(gòu)造有更詳細(xì)通路。在實(shí)驗(yàn)指點(diǎn)書中對該器件構(gòu)造有更詳細(xì)地引見。地引見。 與與 GAL20