數(shù)字電路第7章

1、1 第第 七七 章章 l 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用 2集成電路由SSI發(fā)展到MSI、LSI和VLSI，使單個芯片容納的邏輯功能越來越強。 一般來說,在SSI中僅是基本器件(如邏輯門或觸發(fā)器)的集成，在MSI中已是邏輯部件(如譯碼器、寄存器等)的集成，而在LSI和VLSI中則是一個數(shù)字子系統(tǒng)或整個數(shù)字系統(tǒng)(如微處理器)的集成。 采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)具有體積小、功耗低、可靠性高等優(yōu)點，且易于設(shè)計、調(diào)試和維護。 3本章知識要點：本章知識要點： 熟悉常用中規(guī)模通用集成電路的邏輯符號、基本熟悉常用中規(guī)模通用集成電路的邏輯符號、基本 邏輯功能、外部特性和使用方法；

2、邏輯功能、外部特性和使用方法； 用常用中規(guī)模通用集成電路作為基本部件，恰當(dāng)用常用中規(guī)模通用集成電路作為基本部件，恰當(dāng) 地、靈活地、充分地利用它們完成各種邏輯電路地、靈活地、充分地利用它們完成各種邏輯電路 的設(shè)計，有效地實現(xiàn)各種邏輯功能。的設(shè)計，有效地實現(xiàn)各種邏輯功能。 47.1 7.1 常用中規(guī)模組合邏輯電路常用中規(guī)模組合邏輯電路 使用最廣泛的中規(guī)模組合邏輯集成電路有二進制并行加法器、譯碼器、編碼器、多路選擇器和多路分配器等。 一、定義一、定義 二進制并行加法器二進制并行加法器：是一種能并行產(chǎn)生兩個二進制數(shù)算術(shù)和的組合邏輯部件。 7.1.1 7.1.1 二進制并行加法器二進制并行加法器 按其進

3、位方式的不同，可分為串行進位二進制并行加 法器和超前進位二進制并行加法器兩種類型。 二、類型及典型產(chǎn)品二、類型及典型產(chǎn)品 51 1串行進位二進制并行加法器：串行進位二進制并行加法器：由全加器級聯(lián)構(gòu)成，高位的進位輸出依賴于低位的進位輸入。典型芯片 有四位二進制并行加法器T692。 四位二進制并行加法器T692的結(jié)構(gòu)框圖如下圖所示。 FA3 FA2 FA1 F4 F3 F2 F1 C C0 0 C C1 1 C C2 2 C C3 3 FCFC4 4 B B1 1 A A1 1 B B2 2 A A2 2 B B3 3 A A3 3 B B4 4 A A4 4 T692的結(jié)構(gòu)框圖 FA4 6串行進

4、位二進制并行加法器的特點：串行進位二進制并行加法器的特點： 被加數(shù)和加數(shù)的各位能同時并行到達各位的輸入端，而 各位全加器的進位輸入則是按照由低位向高位逐級串行傳遞 的，各進位形成一個進位鏈。由于每一位相加的和都與本位 進位輸入有關(guān)，所以，最高位必須等到各低位全部相加完成 并送來進位信號之后才能產(chǎn)生運算結(jié)果。顯然，這種加法器 運算速度較慢，而且位數(shù)越多，速度就越低。 如何提高加法器的運算速度如何提高加法器的運算速度? ?必須設(shè)法減小或去除由 于進位信號逐級傳送所花費的時間，使各位的進位直接由 加數(shù)和被加數(shù)來決定，而不需依賴低位進位。根據(jù)這一思 想設(shè)計的加法器稱為超前進位(又稱先行進位)二進制并行

5、 加法器。 7四位二進制并行加法器四位二進制并行加法器T693T693構(gòu)成思想如下：構(gòu)成思想如下： 2 2超前進位二進制并行加法器：超前進位二進制并行加法器：根據(jù)輸入信號同時形成 各位向高位的進位，然后同時產(chǎn)生各位的和。通常又稱為先行先行 進位二進制并行加法器進位二進制并行加法器或者并行進位二進制并行加法器并行進位二進制并行加法器。 典型芯片有四位二進制并行加法器T693。 由全加器的結(jié)構(gòu)可知， 第i位全加器的進位輸出函數(shù)表達式為 ii1iii1iii1iii1iii1iiiiBAC)BA(CBACBACBACBAC8當(dāng) i=1、2、3、4時，可得到4位并行加法器各位的進位輸出函數(shù)表達式為：令

6、（進位傳遞函數(shù)）令（進位傳遞函數(shù)） （進位產(chǎn)生函數(shù)）（進位產(chǎn)生函數(shù)） 則有則有 iiiPBAiiiGBAiiiiGCPC11011GCPC2120122122GGPCPPGCPC32312301233233GGPGPPCPPPGCPC4342341234012344344GGPGPPGPPPCPPPPGCPC由于C1C4是Pi、Gi和C0的函數(shù)，即C Ci i=f(P=f(Pi i,G,Gi i,C,C0 0) ),而Pi、Gi又是 Ai、Bi的函數(shù)，所以，在提供輸入Ai、Bi和C0之后，可以同時產(chǎn)生C1C4。 通常將根據(jù)Pi、Gi和C0形成C1C4的邏輯電路稱為先行進位發(fā)生器。先行進位發(fā)生器

7、。9T692、T693芯片的管腳排列圖如右圖所示。三、四位二進制并加法器的外部特性和邏輯符號三、四位二進制并加法器的外部特性和邏輯符號 1 1外部特性外部特性 圖中，A4、A3、A2、A1 - 二進制被加數(shù)； B4、B3、 B2、B1 - 二進制加數(shù)； F4、 F3、 F2、 F1 -相加產(chǎn)生的和數(shù)； C C0 0 -來自低位的進位輸入； FCFC4 4 -向高位的進位輸出。 102 2邏輯符號邏輯符號 四位二進制并行加法器邏輯符號如下圖所示。 11二進制并行加法器除實現(xiàn)二進制加法運算外，還可實現(xiàn)代碼轉(zhuǎn)換、二進制減法運算、二進制乘法運算、十進制加法運算等功能。例例1 1 用4位二進制并行加法器

8、設(shè)計一個將8421碼轉(zhuǎn)換成余3碼的代碼轉(zhuǎn)換電路。 四、應(yīng)用舉例四、應(yīng)用舉例 解解 根據(jù)余3碼的定義可知，余3碼是由8421碼加3后形成的代碼。所以，用4位二進制并行加法器實現(xiàn)8421碼到余3碼的轉(zhuǎn)換，只需從4位二進制并行加法器的輸入端A4、A3、A2和A1輸入8421碼，而從輸入端B4、B3、B2和B1輸入二進制數(shù)0011，進位輸入端C0接上“0”，便可從輸出端F4、F3、F2和F1得到與輸入8421碼對應(yīng)的余3碼。12實現(xiàn)給定功能的邏輯電路圖如下圖所示。實現(xiàn)給定功能的邏輯電路圖如下圖所示。13例例2 2 用4位二進制并行加法器設(shè)計一個4位二進制并行加法/減法器。 解解分析：分析：根據(jù)問題要求

9、，設(shè)減法采用補碼運算，并令令 A = a4a3a2a1 - 為被加數(shù)(或被減數(shù))； B = b4b3b2b1 - 為加數(shù)(或減數(shù))； S = s4s3s2s1 - 為和數(shù)(或差數(shù))； M-為功能選擇變量.當(dāng)M=0時，執(zhí)行A+B； 當(dāng)M=1時，執(zhí)行A-B。 由運算法則可歸納出電路功能為： 當(dāng)M=0時，執(zhí)行 a4a3a2a1+b4b3b2b1+ 0(A+B) 當(dāng)M=1時，執(zhí)行 a4a3a2a1+ 1(A-B)1234bbbb14分析結(jié)果表明，可用一片4位二進制并行加法器和4個異或門實現(xiàn)上述邏輯功能。 具體實現(xiàn)：具體實現(xiàn)： 將4位二進制數(shù)a4a3a2a1直接加到并行加法器的A4A3A2A1 輸入端，

10、4位二進制數(shù) b4b3b2b1 分別和M異或后加到并行加 法器的 B4B3B2B1 輸入端。并將M同時加到并行加法器的 C0 端。使之 M=0: A=0: Ai i=a=ai i ,B,Bi i=b=bi i , C, C0 0=0 =0 實現(xiàn)實現(xiàn)a a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 (+ 0 (即即A+B)A+B)； M=1: A=1: Ai i=a=ai i,B,Bi i= , C= , C0 0=1=1， 實現(xiàn)實現(xiàn) a a4 4a a3 3a a2 2a a1 1+ + 1+ 1（即（即A-BA-B）。）。ib

11、1234bbbb15實現(xiàn)給定功能的邏輯電路圖如下圖所示。 16例例3 用一個用一個4位二進制并行加法器和六個與門設(shè)計一個位二進制并行加法器和六個與門設(shè)計一個乘法器，實現(xiàn)乘法器，實現(xiàn)AB,其中其中 A = aA = a3 3a a2 2a a1 1 , B = b, B = b2 2b b1 1 。解解 根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在021之間。故該電路應(yīng)有5個輸出，設(shè)輸出用Z5Z4Z3Z2Z1表示，兩數(shù)相乘求積的過程如下： 被乘數(shù) a3 a2 a1 ) 乘數(shù) b2 b1 a3b1 a2b1 a1b1 +) a3b2 a2b2 a1b2 乘積 Z5 Z4 Z3 Z2 Z1 17因為

12、：因為： 1位二進制數(shù)乘法 法則和邏輯“與”運算法 則相同，“積”項aibj(I =1，2，3；j=1，2)可用 兩輸入與門實現(xiàn)。 對部分積求和可用并行加法器實現(xiàn)。 所以：所以：該乘法運算電路可由6個兩輸入與門和1個4位二進制并行加法器構(gòu)成。邏輯電路圖如右圖所示。 b1b2 F4 F3 F2 F1 FC4 T 693 C0 A4 A3 A2 A1 B4 B3 B2 B1a3a2a1a3a2a1 0 0 Z5 Z4 Z3 Z2 Z118例例4 4用4位二進制并行加法器設(shè)計一個用余3碼表示的1位十進制數(shù)加法器。 解解根據(jù)余3碼的特點， 兩個余3碼表示的十進制數(shù)字 相加時，需要對相加結(jié)果進 行修正。

13、修正法則是：修正法則是： 若相加結(jié)果無進位產(chǎn)生，則若相加結(jié)果無進位產(chǎn)生，則 “和和”需要減需要減3;3;若相加結(jié)果有進若相加結(jié)果有進 位產(chǎn)生，則位產(chǎn)生，則“和和”需要加需要加3 3。 據(jù)此，可用兩片4位二進制并行加法器和一個反相器實現(xiàn)給定功能，邏輯電路如右圖所示。 圖中，片用來對兩個1位十進制數(shù)的余3碼進行相加，片用來對相加結(jié)果進行修正。197.1.2 7.1.2 譯碼器和編碼器譯碼器和編碼器 譯碼器的功能是對具有特定含義的輸入代碼進行譯碼器的功能是對具有特定含義的輸入代碼進行“翻翻譯譯”，將其轉(zhuǎn)換成相應(yīng)的輸出信號。，將其轉(zhuǎn)換成相應(yīng)的輸出信號。 譯碼器(Decoder)和編碼器(Encoder

14、)是數(shù)字系統(tǒng)中廣泛使用的多輸入多輸出組合邏輯部件。 一、譯碼器一、譯碼器 譯碼器的種類很多，常見的有二進制譯碼器、二-十進制譯碼器和數(shù)字顯示譯碼器。 201 1二進制譯碼器二進制譯碼器 二進制譯碼器一般具有n個輸入端、2n個輸出端和 一個(或多個)使能輸入端； （1 1）定義）定義 二進制譯碼器：二進制譯碼器：能將n個輸入變量變換成2n個輸出函 數(shù)，且輸出函數(shù)與輸入變量構(gòu)成的最小項具有對應(yīng)關(guān)系的 一種多輸出組合邏輯電路。 （2 2）特點）特點 使能輸入端為有效電平時，對應(yīng)每一組輸入代碼，僅一個輸出端為有效電平，其余輸出端為無效電平 （值與有效電平相反)。 有效電平可以是高電平(稱為高電平譯碼)

15、，也可 以是低電平(稱為低電平譯碼)。 21222324功能功能: :數(shù)字顯示譯碼器是驅(qū)動顯示器件(如熒光數(shù)碼管、液晶數(shù)碼管等)的核心部件，它可以將輸入代碼轉(zhuǎn)換成相應(yīng)數(shù)字，并在數(shù)碼管上顯示出來。 3 3數(shù)字顯示譯碼器數(shù)字顯示譯碼器 常用的數(shù)字顯示譯碼器有器七段數(shù)字顯示譯碼器和八段 數(shù)字顯示譯碼器。 例如，中規(guī)模集成電路74LS47，是一種常用的七段顯示 譯碼器，該電路的輸出為低電平有效，即輸出為0時，對應(yīng)字 段點亮；輸出為1時對應(yīng)字段熄滅。該譯碼器能夠驅(qū)動七段顯 示器顯示015共16個數(shù)字的字形。輸入A3、A2、A1和A0接收4 位二進制碼，輸出Qa、Qb、Qc、Qd、Qe、Qf和Qg分別驅(qū)動

16、七段 顯示器的a、b、c、d、e、f和g段。 (74LS47邏輯圖和真值表可參見教材中有關(guān)部分。)25七段譯碼顯示原理圖如圖(a)所示，圖(b)給出了七段顯示筆畫與015共16個數(shù)字的對應(yīng)關(guān)系。 26譯碼器在數(shù)字系統(tǒng)中的應(yīng)用非常廣泛，它的典型用途是實現(xiàn)存儲器的地址譯碼、控制器中的指令譯碼、代碼翻譯、顯示譯碼等。除此之外，還可用譯碼器實現(xiàn)各種組合邏輯功能。下面舉例說明在邏輯設(shè)計中的應(yīng)用。 例例1 1 用譯碼器T4138和適當(dāng)?shù)呐c非門實現(xiàn)全減器的功能。 全減器：全減器：能實現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的借位進 行減法運算，產(chǎn)生本位差及向高位借位的邏輯電路。 解解 令：令：被減數(shù)用Ai表示、減數(shù)用

17、Bi表示、來自低位的借位 用Gi-1表示、差用Di表示、向相鄰高位的借位用Gi表示?？驁D如下： 4 4應(yīng)用舉例應(yīng)用舉例 差Di向高位借位Gi全全 減減 器器被減數(shù)Ai減數(shù)Bi低位借位Gi-127全減器真值表 1 01 0 0 00 0 0 00 0 1 11 1 1 0 01 0 0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1 0 00 0 1 11 1 1 11 1 0 10 1 0 0 00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 輸輸 出出 D Di i G Gi i 輸輸 入入 l A Ai i B Bi i G Gi-i-1 1

18、 輸輸 出出 D Di i G Gi i 輸輸 入入 A Ai i B Bi i G Gi-1i-1 由真值表可寫出差數(shù)Di和借位Gi的邏輯表達式為：742174211iiiimmmmmmmm)G,B,A(D732173211iiiimmmmmmmm)G,B,A(G根據(jù)全減器的功能，可得到全減器的真值表如下表所示。 28293031類型：類型：編碼器按照被編信號的不同特點和要求，有各種不同的類型，最常見的有二-十進制編碼器(又稱十進制-BCD碼編碼器)和優(yōu)先編碼器。 功能：功能：編碼器的功能恰好與譯碼器相反，是對輸入信號按一定規(guī)律進行編排，使每組輸出代碼具有其特定的含義。 二、編碼器二、編碼器

19、 1 1二二- -十進制編碼器十進制編碼器 (1) (1) 功能：功能：將十進制數(shù)字09分別編碼成4位BCD碼。 32這種編碼器由10個輸入端代表10個不同數(shù)字，4個輸出端代表相應(yīng)BCD代碼。結(jié)構(gòu)框圖如下： (2)(2)結(jié)構(gòu)框圖結(jié)構(gòu)框圖二十進制編碼器09BCD碼 注意：注意：二-十進制編 碼器的輸入信號是互斥的， 即任何時候只允許一個輸 入端為有效信號。 最常見的有8421碼編碼器，例如，按鍵式8421碼編碼器（詳見教材中有關(guān)內(nèi)容）。 332 2優(yōu)先編碼器優(yōu)先編碼器(1) (1) 功能：功能：識別輸入信號的優(yōu)先級別，選中優(yōu)先級別最高的一個進行編碼，實現(xiàn)優(yōu)先權(quán)管理。 優(yōu)先編碼器是數(shù)字系統(tǒng)中實現(xiàn)優(yōu)

20、先權(quán)管理的一個重要邏輯部件。它與上述二-十進制編碼器的最大區(qū)別是，優(yōu)先優(yōu)先編碼器的各個輸入不是互斥的，它允許多個輸入端同時為編碼器的各個輸入不是互斥的，它允許多個輸入端同時為有效信號。有效信號。 優(yōu)先編碼器的每個輸入具有不同的優(yōu)先級別，當(dāng)多個輸入信號有效時，它能識別輸入信號的優(yōu)先級別，并對其中優(yōu)先級別最高的一個進行編碼，產(chǎn)生相應(yīng)的輸出代碼。 34圖中，I0I7為8個輸入端，QA、QB和QC為3位二進制碼輸出，因此，稱它為8-3線優(yōu)先編碼器， (2) (2)典型芯片典型芯片 圖(a)、(b)所示為常見MSI優(yōu)先編碼器 74LS148的管腳排列圖和邏輯符號。 外特性：外特性： 輸入輸入I I0 0

21、I I7 7和輸出和輸出Q QA A、Q QB B、Q QC C 的有效工作電平均為低電平的有效工作電平均為低電平。 在在I I0 0I I7 7輸入端中，下角標號輸入端中，下角標號碼越大的優(yōu)先級越高碼越大的優(yōu)先級越高。 例如，I0、I2、I3、I5和I7均為1，I1、I4和I6為0時，輸出按優(yōu)先級較高的I6編碼，即QCQBQA = 001，而不是按優(yōu)先級較低的I1和I4編碼。35 I IS S、O OS S、O OEXEX用于工作狀態(tài)用于工作狀態(tài) 選擇和容量擴展。選擇和容量擴展。 IS為工作狀態(tài)選擇端(或稱允許輸入端)，當(dāng)IS=0時，編碼器工作，反之不進行編碼工作；OS為允許輸出端，當(dāng)允許編

22、碼(即IS=0)而無信號輸入時，OS為0。OEX為編碼群輸出端，當(dāng)不允許編碼(即IS=1)，或者雖允許編碼(IS=0)但無信號輸入(即I0I7均為1)時,OEX為1。換而言之，允許編碼且有信號輸入(即I0I7中至少有一個為0)時，OEX才為0。3674LS148真值表 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1 1 d d d d d d d d 0 1 1 1 1 1 1 1 1 l0 d d d d d d d 0 0 d d d d

23、d d 0 1 0 d d d d d 0 1 1 0 d d d d 0 1 1 1 0 d d d 0 1 1 1 1 0 d d 0 1 1 1 1 1 0 d 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 輸 出 QC QB QA OEX OS 輸 入 lIS I0 I1 I2 I3 I4 I5 I6 I7 74LS148的真值表如下表所示。37 解解 設(shè)：設(shè)： IZ15IZ0-為16個不同的中斷請求信號， 下標碼越大，優(yōu)先級別越高； QZDQZCQZBQZA-為中斷請求信號的編碼輸出， 輸入和輸出均為低電平有效； IZS-為允許輸入端； OZS -為允許輸出端； O

24、ZEX-為編碼群輸出端。 例例 用優(yōu)先編碼器74LS148設(shè)計一個能裁決16級 不同中斷請求的中斷優(yōu)先編碼器。 3 3應(yīng)用舉例應(yīng)用舉例 38 根據(jù)74LS148的功能，可用兩片74LS148實現(xiàn)給定功能，邏輯圖如右下圖所示。 圖中，中斷優(yōu)先編碼器的允許輸入端IZS接片的IS端。當(dāng)IZS為0時，片處于工作狀態(tài)。 若IZ15IZ8中有中斷請求信號，則其輸出OS為1，OEX為0，OS接到片的IS端，使片不工作，其輸出均為1，此時中斷優(yōu)先編碼器對高8級中斷請求信號中優(yōu)先級最高的中斷請求信號進行編碼； 若IZ15IZ8中無中斷請求信號，則片的OEX(即QZD)及QC、QB、QA均為1，OS為0，使片的I

25、S為0，片處于工作狀態(tài)，實現(xiàn)對IZ7IZ0中優(yōu)先級最高中斷請求信號進行編碼。圖中，IZS、OZS和OZEX與優(yōu)先編碼器74LS148中的IS、OS和OEX含義相同。397.1.3 7.1.3 多路選擇器和多路分配器多路選擇器和多路分配器 多路選擇器和多路分配器是數(shù)字系統(tǒng)中常用的中規(guī)模集成電路。其基本功能是完成對多路數(shù)據(jù)的選擇與分配、在公共傳輸線上實現(xiàn)多路數(shù)據(jù)的分時傳送。此外，還可完成數(shù)據(jù)的并串轉(zhuǎn)換、序列信號產(chǎn)生等多種邏輯功能以及實現(xiàn)各種邏輯函數(shù)功能。多路選擇器多路選擇器( (Multiplexer)又稱數(shù)據(jù)選擇器或多路開關(guān)，常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電路。 一、多路選

26、擇器一、多路選擇器 40 1 1邏輯特性邏輯特性 (1) (1) 邏輯功能：邏輯功能：從多路輸入中選中某一路送至輸出端，輸出對輸入的選擇受選擇控制量控制。通常，一個具有2n路輸入和一路輸出的多路選擇器有n個選擇控制變量，控制變量的每種取值組合對應(yīng)選中一路輸入送至輸出。 (2) (2) 構(gòu)成思想構(gòu)成思想 多路選擇器的構(gòu)成思想相當(dāng)于一個單刀多擲開關(guān)，即 輸入 輸出 4142(2)(2)四路數(shù)據(jù)選擇器四路數(shù)據(jù)選擇器T580T580的功能表的功能表 四路選擇器功能表 D0 D1 D2 D3 D0 d d dd D1 d d d d D2 d d d d D3 0 0 0 1 1 0 1 1 輸 出 W

27、 數(shù) 據(jù) 輸 入 D0 D1 D2 D3 選擇控制輸入 A1 A (3)(3)四路數(shù)據(jù)選擇器四路數(shù)據(jù)選擇器T580T580的輸出函數(shù)表達式的輸出函數(shù)表達式 30iii301201101001DmDAADAADAADAAW式中，mi為選擇變量A1、A0組成的最小項，Di為i端的輸入數(shù)據(jù)，取值等于0或1。 43 類似地，可以寫出2n路選擇器的輸出表達式為 120iiinDmW 式中，mi為選擇控制變量An-1，An-2，A1，A0組成的最小項；Di為2n路輸入中的第i路數(shù)據(jù)輸入，取值0或1。 3 3應(yīng)用舉例應(yīng)用舉例 多路選擇器除完成對多路數(shù)據(jù)進行選擇的基本功能外，在邏輯設(shè)計中主要用來實現(xiàn)各種邏輯函

28、數(shù)功能。 ( (1) 1) 用具有用具有n n個選擇變量的多路選擇器實現(xiàn)個選擇變量的多路選擇器實現(xiàn)n n個變量函數(shù)個變量函數(shù) 44 一般方法：一般方法： 將函數(shù)的n個變量依次連接到MUX的n個選擇變量端，并將函數(shù)表示成最小項之和的形式。若函數(shù)表達式中包含最小項mi，則相應(yīng)MUX的Di接1，否則Di接0。 例例 1 1 用多路選擇器實現(xiàn)以下邏輯函數(shù)的功能： F(A,B,C)=m(2,3,5,6) 解解 由于給定函數(shù)為一個三變量函數(shù)故可采用8路數(shù)據(jù)選擇器實現(xiàn)其功能。 具體實現(xiàn)具體實現(xiàn)：將變量A、B、C依次作為8路數(shù)據(jù)選擇器的選 擇變量，令8路數(shù)據(jù)選擇器的 D0=D1=D4=D7=0，而D2=D3=

29、D5=D6 =1即可。45 該方法可通過比較8路數(shù)據(jù)選擇器的輸出表達式和給定函數(shù)表達式得到驗證。 據(jù)此可作出用8路選擇器實現(xiàn)給定函數(shù)的邏輯電路圖，如右圖所示。 上述方案給出了用具有n個選擇控制變量的多路選擇器實現(xiàn)n個變量函數(shù)的一般方法。 46 邏輯函數(shù)F的表達式為 CABCBABCACBA)C,B,A(F比較上述兩個表達式可知：要使W=F，只需令A(yù)2=A, A1=B,A0=C且D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。 70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAW八路數(shù)據(jù)選擇器的輸出函數(shù)表

30、達式為：47484950 當(dāng)函數(shù)的變量數(shù)比MUX的選擇控制變量數(shù)多兩個以上時， 一般需要加適當(dāng)?shù)倪壿嬮T輔助實現(xiàn)。在確定各數(shù)據(jù)輸入時， 通常借助卡諾圖。 (3) (3) 用具有用具有n n個選擇控制變量的多路選擇器實現(xiàn)個選擇控制變量的多路選擇器實現(xiàn)n+1 n+1 個以上變量的函數(shù)個以上變量的函數(shù) 例例3 3 用4路選擇器實現(xiàn)4變量邏輯函數(shù) F(A,B,C,D)=m(1,2,4,9, 10,11,12,14,15) 的邏輯功能。 解解 用4路選擇器實現(xiàn)該函數(shù)時，應(yīng)從函數(shù)的4個變量中 選出2個作為MUX的選擇控制變量。原則上講，這種選擇是任 意的，但選擇合適時可使設(shè)計簡化。 51 選用變量選用變量A

31、 A和和B B作為選擇控制變量作為選擇控制變量 假定選用變量A和B作為選擇控制變量，首先作出函數(shù) 的卡諾圖如圖(a)所示。 圖中， A、B兩個選擇變 量按其組合將原卡諾圖劃分為 4個2變量子卡諾圖（對應(yīng)變量 C和D，如圖中虛線所示）。 各子卡諾圖所示的函數(shù)就 是與其選擇控制變量對應(yīng)的數(shù) 據(jù)輸入函數(shù)Di。 求數(shù)據(jù)輸入函數(shù)Di時，函 數(shù)化簡可以在子卡諾圖中進行。52 注意：注意：由于一個數(shù)據(jù)輸入對應(yīng)選擇控制變量的一種取值組合，因此，化簡只能在相應(yīng)的子卡諾圖內(nèi)進行，即不能越過圖中虛線。; DCD CD CD0DCDCD1; DCD2DCD3分別化簡圖(a)中的每個子卡諾圖中的1方格，見圖中實線圈(標

32、注這些圈對應(yīng)的“與”項時應(yīng)去掉選擇控制變量)，即可得到各數(shù)據(jù)輸入函數(shù)Di分別為 53545556圖中，Di對應(yīng)的子卡諾圖即為卡諾圖的各列。若令T580的1W=F1，2W=F2，則化簡后可得 CD10DD11DCD12DD130D200D21DD22DCD23;實現(xiàn)函數(shù)F1和F2的電路連接圖如下圖所示。 57二、多路分配器二、多路分配器 多路分配器(Demultiplexer)又稱數(shù)據(jù)分配器，常用 DEMUX表示。 多路分配器的結(jié)構(gòu)與多路選擇器正好相反，它是一種 單輸入、多輸出組合邏輯部件，由選擇控制變量決定輸入 從哪一路輸出。如圖所示為4路分配器的邏輯符號。 圖中，D為數(shù)據(jù)輸入端，A1、A0為

33、選擇控制輸 入端，f0 f3為數(shù)據(jù)輸 出端。58 四路分配器的功能如下表所示。 四路分配器功能表 D 0 0 0D 0 0 0 0 D 0 00 D 0 0 0 0 D 00 0 D 0 0 0 0 D0 0 0 D 0 00 0 0 10 1 1 01 0 1 11 1 f f0 0 f f1 1 f f2 2 f f3 3 A A1 1 A A0 0 由功能表可知，4路分配器的輸出表達式為 式中，mi(i=03)是選擇控制變量的4個最小項。 DmDAAf0010DmDAAf1011DmDAAf2012DmDAAf3013；5960 解解 設(shè)比較的兩個3位二進制數(shù)分別為ABC和XYZ，將譯

34、碼器和多路選擇器按圖所示進行連接，即可實現(xiàn)ABC和XYZ的 等值比較。 例例4 4 用8路選擇器和3-8線譯碼器構(gòu)造一個3位二進制數(shù)等值比較器。 圖中，若ABC=XYZ， 則多路選擇器的輸出 F=0，否則F=1。 用類似方法，采用 合適的譯碼器和多路 選擇器可構(gòu)成多位二 進制數(shù)比較器。61數(shù)字系統(tǒng)中最典型的時序邏輯電路是計數(shù)器計數(shù)器和寄存器。寄存器。 由于計數(shù)器和寄存器的應(yīng)用十分廣泛，所以，被制作成 中規(guī)模集成電路的定型產(chǎn)品供用戶選用。要求在掌握外部特 性后，根據(jù)需要對器件進行合理選擇、靈活使用。 7.2.1 7.2.1 計數(shù)器計數(shù)器 一、概述一、概述 1 1什么是計數(shù)器？什么是計數(shù)器？ 廣義

35、地說，計數(shù)器是一種能在輸入信號作用下依次通過 預(yù)定狀態(tài)的時序邏輯電路。 就常用的集成電路計數(shù)產(chǎn)品而言，可以對其定義如下： 計數(shù)器：計數(shù)器：是一種對輸入脈沖進行計數(shù)的時序邏輯電路， 被計數(shù)的脈沖信號稱作“計數(shù)脈沖”。 7.2 7.2 常用中規(guī)模時序邏輯電路常用中規(guī)模時序邏輯電路 622 2計數(shù)器的種類計數(shù)器的種類 計數(shù)器的種類很多，通常有不同的分類方法。 (1)(1)按其工作方式可分為同步計數(shù)器同步計數(shù)器和異步計數(shù)器異步計數(shù)器； (2)(2)按其進位制可分為二進制計數(shù)器二進制計數(shù)器、十進制計數(shù)器十進制計數(shù)器和任任意進制計數(shù)器意進制計數(shù)器； (3)(3)按其功能又可分為加法計數(shù)器加法計數(shù)器、減法計

36、數(shù)器減法計數(shù)器和加加/ /減可減可逆計數(shù)器等逆計數(shù)器等。 3 3功能功能 一般具有計數(shù)、保存、清除、預(yù)置計數(shù)、保存、清除、預(yù)置等功能。計數(shù)器中的“數(shù)”是用觸發(fā)器的狀態(tài)組合來表示的。計數(shù) 器在運行時，所經(jīng)歷的狀態(tài)是周期性的，總是在有限個狀態(tài)中 循環(huán)，通常將一次循環(huán)所包含的狀態(tài)總數(shù)稱為計數(shù)器的“模模”。 636465661 1構(gòu)成模小于構(gòu)成模小于1616的計數(shù)器的計數(shù)器 通過利用計數(shù)器的清除、預(yù)置等功能，可以很方便地實現(xiàn)模小于16的計數(shù)器。 例如例如 用T4193構(gòu)成模10加法計數(shù)器。 解解 假設(shè)計數(shù)器的初始狀態(tài)為Q3Q2Q1Q0 = 0000，其狀態(tài)變化序列如下： 0000 0001 0010

37、0011 01000000 0001 0010 0011 0100 1001 1000 0111 0110 01011001 1000 0111 0110 0101 三、三、T4193T4193應(yīng)用舉例應(yīng)用舉例 T4193的模為16。在實際應(yīng)用中，可根據(jù)需要用T4193構(gòu)成模小于16或大于16的計數(shù)器的。 6768例如例如 用兩片T4193構(gòu)成模(147)10的加法計數(shù)器。 解解 設(shè)計數(shù)器狀態(tài)變化序列為(0)10(146)10，當(dāng)計數(shù)器狀態(tài)由(146)10變?yōu)?147)10（即(10010011)2 ）時，令其回到(0)10狀態(tài)。 根據(jù)T4193的功能，可構(gòu)造出模(147)10 加法計數(shù)器的邏

38、輯電路圖。2 2構(gòu)成模大于構(gòu)成模大于1616的計數(shù)器的計數(shù)器 利用計數(shù)器的進位輸出或借位輸出脈沖作為計數(shù)脈沖，可 將多個4位計數(shù)器進行級聯(lián)，并恰當(dāng)?shù)厥褂妙A(yù)置、清除等功能， 構(gòu)成模大于16的任意進制計數(shù)器。 69 模(147)10 加法計數(shù)器的邏輯電路如下圖所示。 圖中，片和片的CPD端 均接1，Cr端為清除控制端。計數(shù)脈沖由片的CPU端輸入，片的進位輸出脈沖 經(jīng)反相后作為片的計數(shù)脈沖。 工作時先將計數(shù)器清零，然后在計數(shù)脈沖作用下開始加1 計數(shù)，當(dāng)計數(shù)器狀態(tài)Q7Q6Q5Q4Q3Q2Q1Q0=10010011時，產(chǎn)生一個 高電平，將計數(shù)器清零，實現(xiàn)模147加法計數(shù)。 LDCCQ70寄存器寄存器：數(shù)

39、字系統(tǒng)中用來存放數(shù)據(jù)或運算結(jié)果的一種常用邏輯部件。 功能：功能：中規(guī)模集成電路寄存器除了具有接收數(shù)據(jù)、保 存數(shù)據(jù)和傳送數(shù)據(jù)等基本功能外，通常還具有左、右移位， 串、并輸入，串、并輸出以及預(yù)置、清零等多種功能，屬 于多功能寄存器。 中規(guī)模集成電路寄存器的種類很多，例如，T1194型是一種常用的4位雙向移位寄存器。 7.2.27.2.2寄存器寄存器 一、典型芯片一、典型芯片 7172 2 2引腳功能引腳功能 輸入、輸出引線功能如下表所示。 T1194引線功能 寄存器的狀態(tài) Q0，Q1，Q2，Q3 輸出端 清除 并行數(shù)據(jù)輸入 右移串行數(shù)據(jù)輸入 左移串行數(shù)據(jù)輸入 工作方式選擇控制 工作脈沖 Cr D0

40、，D1，D2，D3 DR DL MA，MB CP 輸入端 功 能 引 線 名 稱 7374二、應(yīng)用舉例二、應(yīng)用舉例 寄存器除完成預(yù)定功能外，在數(shù)字系統(tǒng)中還能用來構(gòu)成計數(shù)器和脈沖序列發(fā)生器等。 例例1 1用T1194四位雙向移位寄存器構(gòu)成模4計數(shù)器。計數(shù)器狀態(tài)Q0Q1Q2Q3的變化序列為 解解由T1194的功能表可知，滿足給定計數(shù)狀態(tài)變化序列， 只需將D0D1D2D3接1100，DR與Q3連接，以實現(xiàn)環(huán)形計數(shù)。1100 0110 0011 1001 7576777879807.3.1 7.3.1 集成定時器集成定時器555555及其應(yīng)用及其應(yīng)用 集成定時器集成定時器555555是一種將模擬功能與

41、邏輯功能巧妙地結(jié)是一種將模擬功能與邏輯功能巧妙地結(jié)合在一起的中規(guī)模集成電路。合在一起的中規(guī)模集成電路。該電路可以很方便地構(gòu)成多諧振蕩器、施密特觸發(fā)器和單穩(wěn)態(tài)觸發(fā)器等電路，完成脈沖信號的產(chǎn)生、定時和整形等功能,因而在控制、定時、檢測、仿聲、報警等方面有著廣泛應(yīng)用。 常用的集成定時器有5G555(TTL電路)和CC7555(CMOS電路)等。下面以5G555為例說明其功能和應(yīng)用。 7.37.3 常用中規(guī)模信號產(chǎn)生與變換電路常用中規(guī)模信號產(chǎn)生與變換電路信號產(chǎn)生與變換電路常用于產(chǎn)生各種寬度、幅值的脈沖信號，對信號進行變換、整形以及完成模擬信號與數(shù)字信號之間的轉(zhuǎn)換等。 最常用的有555、AD、DA等中規(guī)

42、模集成電路。81一、一、5G5555G555的電路結(jié)構(gòu)與邏輯功能的電路結(jié)構(gòu)與邏輯功能 1 1電路結(jié)構(gòu)電路結(jié)構(gòu) ( (1)1)結(jié)構(gòu)圖和管結(jié)構(gòu)圖和管腳排列圖腳排列圖 5G555的電路結(jié)構(gòu)圖和管腳排列圖分別如圖(a)、圖(b)所示。(2)組成 集成定時器5G555由電阻分壓器、電壓比較器、基本R-S觸發(fā)器、放電三極管和輸出緩沖器五部分組成。 比較器C1和C2的輸出直接控制基本R-S觸發(fā)器的狀態(tài)和放電三極管T的狀態(tài)，從而決定整個電路的輸出狀態(tài)。 82 電阻分壓器電阻分壓器 由3個阻值均為5k的電阻串聯(lián)構(gòu)成分壓器，為電壓比較器C1和C2提供參考電壓UR1、UR2。 當(dāng)電壓控制端CO外加控制電壓uco時，

43、比較器的參考電壓將發(fā)生變化。 當(dāng)電壓控制端CO不外加控制電壓uco時， ；CC2RCC1RU31U,U32U為了防止干擾，當(dāng)不外加控制電壓時，CO端一般通過 一個小電容(如0.01F)接地，以旁路高頻干擾。 838485 2 25G5555G555的邏輯功能的邏輯功能 (1)(1)外接控制電壓時，外接控制電壓時，5G5555G555的邏輯功能的邏輯功能 當(dāng)CO端外接控制電壓時，根據(jù)各部分電路的功能，可歸納出5G555的邏輯功能如下表所示。 5G555的功能表 0111d UR2 UR2 UR2 導(dǎo)通 截止 不變 導(dǎo)通 放電三極管T d d 011S(C2) OUT R(C1) 0 1 不變 0

44、 d 110d UR1 UR1 UR1 輸輸 出出 比較器輸出比較器輸出 輸輸 入入 THuTRuDR86 (2) (2) 不外接控制電壓時，不外接控制電壓時，5G5555G555的邏輯功能的邏輯功能 當(dāng)CO端不外接控制電壓時，5G555的邏輯功能如下表所示。 5G555不外接控制電壓時的功能表 0111 d d 導(dǎo)通 截止 不變 導(dǎo)通 放電三極管T OUT 01不變不變 0 d d 輸輸 出出 輸輸 入入 CCU31CCU31CCU31CCU32CCU32CCU32THuTRuDR87二、二、5G5555G555的應(yīng)用舉例的應(yīng)用舉例 由于5G555具有電源范圍寬、定時精度高、使用方法靈活、帶

45、負載能力強等特點，所以它在脈沖信號產(chǎn)生、定時與整形等方面的應(yīng)用非常廣泛。 1 1用用5G5555G555構(gòu)成多諧振蕩器構(gòu)成多諧振蕩器 多諧振蕩器又稱矩形波發(fā)生器，它有兩個暫穩(wěn)態(tài)，電 路一旦起振，兩個暫穩(wěn)態(tài)就交替變化，輸出矩形脈沖信號。 8889909192 矩形波振蕩頻率f的近似計算公式為 C)R2R(43. 1C)R2R( 7 . 01T1f2121W 矩形波的占空比Q的近似計算公式為 21212121WHR2RRRC)R2R( 7 . 0C)RR( 7 . 0TtQ93(3) (3) 占空比可調(diào)的多諧振蕩器占空比可調(diào)的多諧振蕩器 在前面介紹的多諧振蕩器圖電路中，一旦選定電阻R1和R2，輸出

46、信號的占空比Q便固定下來。能否令占空比可調(diào)？能否令占空比可調(diào)？ 如果在原電路基礎(chǔ)上增加一個可調(diào)電阻RW，并利用二極管的單向?qū)щ娦?，用D1、D2兩個二極管將充電回路和放電回路隔離開，便構(gòu)成了下圖所示占空比可調(diào)的多諧振蕩器。調(diào)節(jié)電阻RW的阻值就可改變輸出矩形波的占空比Q。 94圖中，RW分成可變的兩部分， 靠近R1一側(cè)的部分和R1一起構(gòu)成RA， 靠近R2一側(cè)的部分和R2一起構(gòu)成RB。 電源UCC通過RA、D1向電容C充電;電 容C通過D2、RB及5G555內(nèi)部的放電 三極管T放電。充、放電回路的時 間常數(shù)決定輸出信號高、低電平的 持續(xù)時間。調(diào)節(jié)可變電阻RW，便可 改變RA和RB的阻值，進而改變輸出

47、 矩形波的占空比。 占空比Q為 BAABAALHHRRRC)RR(7 . 0CR7 . 0tttQ 輸出信號的高、低電平持續(xù)時間分別為 t tH H 0.7R 0.7RA A C C ； t tL L 0.7R 0.7RB B C C 95 2 2用用5G5555G555構(gòu)成施密特觸發(fā)器構(gòu)成施密特觸發(fā)器 ( (1) 1) 施密特觸發(fā)器施密特觸發(fā)器 施密特觸發(fā)器是一種特殊的雙穩(wěn)態(tài)時序電路，與一般的雙穩(wěn)態(tài)觸發(fā)器相比，它具有如下兩個特點：兩個特點： 施密特觸發(fā)器屬于電平觸發(fā)電平觸發(fā)，對于緩慢變化的信號同樣適用。只要輸入信號電平達到相應(yīng)的觸發(fā)電平，輸出信號就會發(fā)生突變，從一個穩(wěn)態(tài)翻轉(zhuǎn)到另一個穩(wěn)態(tài)，并且

48、穩(wěn)態(tài)的維持依賴于外加觸發(fā)輸入信號。 對于正向和負向增長的輸入信號，電路有不同的閾值電平。這一特性稱為滯后特性滯后特性或回差特性?；夭钐匦浴?9697 (2) 5G555(2) 5G555構(gòu)成的施密特觸發(fā)器構(gòu)成的施密特觸發(fā)器 用5G555構(gòu)成的施密特觸發(fā)器原理圖及其傳輸特性分別如圖 (a)、(b)所示。TR 在圖(a)中，將5G555的TH端和 端連接在一起作為信 號輸入端，OUT作為輸出端，便構(gòu)成了一個施密特反相器。98 工作原理工作原理 ui從0開始逐漸升高 。 dcba （b）中的傳輸特性為圖 U32u 壓 電 可見，電路正向閥值。 變?yōu)榈碗娖経輸出u , U32uu時，U32上升到u當(dāng)u

49、 保持高電平u , U31 u, U32 u時 U32 u U31當(dāng) 為高電平U 輸出u U31 u 時，u U31 當(dāng)uCCTOLo CCTRTH CCi i oCCTRCCTHCCiCCOHoCCTRTHCCi ; 。；，99 由以上分析可知，該電路的回差電壓為 UT = UT+ - UT- = CCU31CCU32 ui從高于 逐漸下降 傳輸特性如圖(b)中的 defadefa。 U31電路的負向閥值電壓U 可見，。 變?yōu)榈碗娖経輸出u, U31u時，uU31當(dāng)u保持低電平不變；，輸出u U31，u U32u 時，U32uU31當(dāng)CC -T OL oCC TR TH CC i o CC

50、TR CC TH CC i CC 100 典型應(yīng)用典型應(yīng)用 施密特觸發(fā)器的典型應(yīng)用有波形變換、脈沖整形、幅值鑒別等。 波形變換波形變換 施密特觸發(fā)器能將正弦波、三角波或任意形狀的模擬信號波形變換成矩形波。 圖(a)所示是將正弦波變換成矩形波。 注意： ui=UT+ , uo=UOL ;ui=UT- , uo=UOH101 脈沖整形脈沖整形 經(jīng)傳輸后的矩形脈沖往 往由于干擾及傳輸線路的分 布電容等因素而使信號發(fā)生 畸變，出現(xiàn)前、后沿變壞或 信號電平波形上疊加脈動干 擾波等現(xiàn)象。 用施密特觸發(fā)器，選擇 適當(dāng)?shù)幕夭铍妷篣T，即可 對輸入信號整形后輸出。如 圖(b)所示,就是將干擾后的 不規(guī)則波形，經(jīng)

51、整形后變成 規(guī)則波形。 102 幅值鑒別幅值鑒別 施密特觸發(fā)器能在一系列幅值各異的脈沖信號中鑒別出 幅值大于UT+的脈沖，并產(chǎn)生對應(yīng)的輸出信號。如圖(c)所示， 輸入信號經(jīng)鑒幅后，僅幅值大于 UT+ 的脈沖會產(chǎn)生相應(yīng)輸出 信號。 1037.3.2 7.3.2 集成集成D/AD/A轉(zhuǎn)換器轉(zhuǎn)換器 數(shù)字系統(tǒng)只能處理數(shù)字信號。但在工業(yè)過程控制、智 能化儀器儀表和數(shù)字通信等領(lǐng)域，數(shù)字系統(tǒng)處理的對象往 往是模擬信號。例如，在生產(chǎn)過程控制中對溫度、壓力、 流量等物理量進行控制時，經(jīng)過傳感器獲取的電信號都是 模擬信號。這些模擬信號必須變換成數(shù)字信號才能由數(shù)字 系統(tǒng)加工、運算。另一方面，數(shù)字系統(tǒng)輸出的數(shù)字信號，

52、 有時又必須變換成模擬信號才能去控制執(zhí)行機構(gòu)。因此， 在實際應(yīng)用中，必須解決模擬信號與數(shù)字信號之間的轉(zhuǎn)換 問題。 104D/AD/A轉(zhuǎn)換器：轉(zhuǎn)換器：把數(shù)字信號轉(zhuǎn)換成模擬信號的器件稱為 數(shù)/模轉(zhuǎn)換器，簡稱D/A轉(zhuǎn)換器或DAC(Digital to Analog Converter)； A/DA/D轉(zhuǎn)換器：轉(zhuǎn)換器：把模擬信號轉(zhuǎn)換成數(shù)字信號的器件稱為 模/數(shù)轉(zhuǎn)換器，簡稱A/D轉(zhuǎn)換器或ADC(Analog to Digital Converter)。 為了解決模擬信號與數(shù)字信號之間的轉(zhuǎn)換問題，提供 了如下兩類器件：兩類器件：105106圖(a)給出了一個4位D/A轉(zhuǎn)換器的示意框圖，其轉(zhuǎn)換特性曲線如圖(

53、b)所示。 圖中，設(shè)輸出模擬量的滿刻度值為Am ，則當(dāng)數(shù)字量為 0001，其余各位為0時，電路輸出最小模擬量 。推廣到一般情況，n 位輸入的D/A轉(zhuǎn)換器所能轉(zhuǎn)換輸出的最小模擬量 。 mLSBA151AmnLSBA121A107 2 2主要參數(shù)主要參數(shù) 衡量D/A轉(zhuǎn)換器性能的主要參數(shù)有分辨率、非線性度、分辨率、非線性度、 絕對精度和建立時間。絕對精度和建立時間。 ( (1) 1) 分辨率分辨率 由于分辨率決定于數(shù)字量的位數(shù)，所以有時也用輸入 數(shù)字量的位數(shù)表示，如分辨率為8位、10位等。 分辨率是指最小模擬量輸出與最大模擬量輸出之比。 對于一個n位D/A轉(zhuǎn)換器，其分辨率為 分辨率 =121A) 1

54、2/(AAAnmnmmLSB108 (2) (2) 非線性誤差非線性誤差 具有理想轉(zhuǎn)換特性的D/A轉(zhuǎn)換器，每兩個相鄰數(shù)字量對 應(yīng)的模擬量之差都為 ALSB 。在滿刻度范圍內(nèi)偏離理想轉(zhuǎn)換 特性的最大值，稱為非線性誤差。 ( (3) 3) 絕對精度絕對精度 絕對精度是指在輸入端加對應(yīng)滿刻度數(shù)字量時，輸出的實際值與理想值之差 。一般該值應(yīng)低于 。 LSBA21 建立時間是指從送入數(shù)字信號起，到輸出模擬量達到 穩(wěn)定值止所需要的時間。它反映了電路的轉(zhuǎn)換速度。 ( (4) 4) 建立時間建立時間 109 1 1按網(wǎng)絡(luò)結(jié)構(gòu)分類按網(wǎng)絡(luò)結(jié)構(gòu)分類 根據(jù)電阻網(wǎng)絡(luò)結(jié)構(gòu)的不同，D/A轉(zhuǎn)換器可分成權(quán)電阻 網(wǎng)絡(luò)D/A轉(zhuǎn)換器

55、、R-2R正梯形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器和R-2R 倒梯形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器等幾類。 2 2按電子開關(guān)分類按電子開關(guān)分類 根據(jù)電子開關(guān)的不同,可分成CMOS電子開關(guān)D/A轉(zhuǎn)換 器和雙極型電子開關(guān)D/A轉(zhuǎn)換器。雙極型電子開關(guān)比CMOS 電子開關(guān)的開關(guān)速度高。 二、二、D/AD/A轉(zhuǎn)換器的類型轉(zhuǎn)換器的類型 目前，集成D/A轉(zhuǎn)換器有很多類型和不同的分類方法。從電路結(jié)構(gòu)來看，各類集成各類集成D/AD/A轉(zhuǎn)換器至少都包括電阻網(wǎng)絡(luò)轉(zhuǎn)換器至少都包括電阻網(wǎng)絡(luò)和電子開關(guān)兩個基本組成部分。和電子開關(guān)兩個基本組成部分。 110 3 3按輸出模擬信號的類型分類按輸出模擬信號的類型分類 根據(jù)輸出模擬信號的類型，D/A轉(zhuǎn)換

56、器可分為電流型電流型和 電壓型電壓型兩種。常用的D/A轉(zhuǎn)換器大部分是電流型，當(dāng)需要將 模擬電流轉(zhuǎn)換成模擬電壓時，通常在輸出端外加運算放大 器。 隨著集成電路技術(shù)的發(fā)展,D/A轉(zhuǎn)換器在電路結(jié)構(gòu)、性 能等方面都有很大變化。從只能實現(xiàn)數(shù)字量到模擬電流轉(zhuǎn) 換的D/A轉(zhuǎn)換器,發(fā)展到能與微處理器完全兼容、具有輸入 數(shù)據(jù)鎖存功能的D/A轉(zhuǎn)換器,進一步又出現(xiàn)了帶有參考電壓 源和輸出放大器的D/A轉(zhuǎn)換器，大大提高了D/A轉(zhuǎn)換器綜合 性能。 111三、典型芯片三、典型芯片-集成集成D/AD/A轉(zhuǎn)換器轉(zhuǎn)換器DAC0832 DAC0832 DAC0832是用CMOS工藝制作的8位D/A轉(zhuǎn)換器,采用20引腳雙列直插式封

57、裝。 1 1主要性能主要性能 分辨率：分辨率：8 8位位 ； 轉(zhuǎn)換時間：轉(zhuǎn)換時間：1s 1s ； 緩沖能力：雙緩沖緩沖能力：雙緩沖 ； 輸出信號類型：電流型輸出信號類型：電流型 。常用的D/A轉(zhuǎn)換器有8位、10位、12位、16位等種類，每種又有不同的型號。 112 2 2結(jié)構(gòu)框圖和管腳排列圖結(jié)構(gòu)框圖和管腳排列圖 DAC0832的內(nèi)部結(jié)構(gòu)框圖和管腳排列圖分別如圖(a)、圖(b)所示。 113 (1) (1) 內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu) DAC0832內(nèi)部包括兩個8位數(shù)據(jù)緩沖寄存器，1個由T型電阻網(wǎng)絡(luò)和電子開關(guān)構(gòu)成的8位D/A轉(zhuǎn)換器和3個控制邏輯門。 兩個8位寄存器均帶有使能控制端EN，當(dāng)EN=1(高電平)

58、時，寄存器輸出跟隨輸入數(shù)據(jù)變化；當(dāng)EN=0(低電平)時，輸入數(shù)據(jù)被鎖存到寄存器中，寄存器輸出不再受輸入數(shù)據(jù)變化的影響。 (2) (2) 引腳功能引腳功能 DAC0832共有20條引腳。 D7D0：數(shù)字信號輸入端，D7為最高位，D0為最低位。 、 、 、 、 ：控制信號輸入端。 CSILE2WRXFER1WR114UR：參考電壓輸入端，電壓值可在+10V-10V范圍內(nèi)選擇。 UCC：電源電壓輸入端，電壓值可在+5V+15V范圍內(nèi)選擇，最佳工作狀態(tài)為+15V。 IOUT1、IOUT2：電流輸出端，因芯片內(nèi)部不包含運算放大器，所以，IOUT1和IOUT2應(yīng)分別和外接運算放大器的反相輸入端和同相輸入端

59、相連接。 Rfb：反饋電阻引出端，因Rfb與IOUT1間有內(nèi)部反饋電阻， 故運算放大器的輸出端可直接接到Rfb端。 AGND：模擬信號接地端。 DGND：數(shù)字信號接地端。 115116具體功能實現(xiàn)時對控制信號的要求如下表所示。 DAC0832芯片對控制信號的要求 01 不受控制，隨時可取 從輸出端取模擬量 =0 接收數(shù)據(jù) =1鎖定 數(shù)據(jù)由輸入寄存器轉(zhuǎn)存到DAC寄存器 =0 接收數(shù)據(jù) =1鎖定 0數(shù)據(jù)D1WR1WRCSILE1WRXFER2WR2WR2WR117通過對控制信號輸入端作不同的連接，可使DAC0832工作在3種不同工作方式。 雙緩沖方式雙緩沖方式: : 輸入數(shù)字量進行兩級緩沖。 首先

60、在 、 和 控制下，將輸入數(shù)據(jù)鎖存到輸入寄存器，然后在 和 控制下將輸入寄存器中的數(shù)據(jù)鎖存到DAC寄存器。 特點：特點：當(dāng)數(shù)據(jù)從輸入寄存器轉(zhuǎn)存到DAC寄存器后，在D/A轉(zhuǎn)換器進行數(shù)模轉(zhuǎn)換的同時，輸入寄存器可以接收新的數(shù)據(jù)而不影響模擬量輸出。 CSILE2WRXFER1WR118119DAC0832在應(yīng)用方面具有較大的靈活性，下圖是用DAC0832構(gòu)成單緩沖D/A轉(zhuǎn)換器的典型接線圖。 4 4應(yīng)用應(yīng)用 有關(guān)D/A轉(zhuǎn)換器的應(yīng)用，將在“微機接口技術(shù)”課 程中作深入討論。 1207.3.3 7.3.3 集成集成A/DA/D轉(zhuǎn)換器轉(zhuǎn)換器 通常，通常，A/DA/D轉(zhuǎn)換的過程包括采樣、保持和量化、編碼兩轉(zhuǎn)換的