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1、實(shí)驗(yàn)一組合邏輯電路設(shè)計(jì)與分析一、實(shí)驗(yàn)?zāi)康?掌握組合邏輯電路的特點(diǎn);2利用邏輯轉(zhuǎn)換二、實(shí)驗(yàn)原理組合邏輯電路進(jìn)行分析與設(shè)計(jì)。組合邏輯電路是一種重要的、也是基本的數(shù)字邏輯電路,其特點(diǎn)是:任意時(shí)刻電路的輸出僅取決于同一時(shí)刻輸入信號(hào)的取值組合。對(duì)于給定的邏輯電路圖,我們可以先由此推導(dǎo)出邏輯表,化簡(jiǎn)后,由所得最簡(jiǎn)表列出真值表,在此基礎(chǔ)上分析確定電路的功能,這也即是邏輯電路的分析過程。三、實(shí)驗(yàn)電路及步驟1利用邏輯轉(zhuǎn)換已知邏輯電路進(jìn)行分析。(1)按圖 1-1 連接電路。U1AU3AXLC174LS04D74LS136DU6CU5B74LS04D74LS136DU2AU4A74LS04D74LS136D圖 1-

2、1 待分析的邏輯電路(2) 通過邏輯轉(zhuǎn)換儀,得到下圖 1-2 所示結(jié)果。由圖可看到,所得表:輸出為 Y,Y = A'B'C'D'+A'B'CD +A'BC'D + A'BCD'+AB'C'D + AB'CD'+ABC'D'+ABCDA B圖 1-5經(jīng)分析得到的真值表和表(3) 分析電路。觀察真值表,我們發(fā)現(xiàn):當(dāng)輸入變量 A、B、C、D 中 1 的個(gè)數(shù)為奇數(shù)時(shí),輸出為 0;當(dāng)其為偶數(shù)時(shí),輸出為 1。因此,可以出,該電路為偶校驗(yàn)電路。2根據(jù)要求,利用邏輯轉(zhuǎn)換邏輯電路的設(shè)計(jì)

3、。問題提出:有一火災(zāi)系統(tǒng),設(shè)有煙感、溫感和紫外線三種類型不同的火災(zāi)推測(cè)器。為了防止誤生,只有當(dāng)其中有兩種或兩種以上的探測(cè)器發(fā)出火災(zāi)探測(cè)信號(hào)警系統(tǒng)信號(hào),試設(shè)計(jì)信號(hào)的電路。具體步驟如下:(1)分析問題:探測(cè)器發(fā)出的火災(zāi)探測(cè)信號(hào)有兩種情況,一是有火災(zāi)(可用“1”表示),一是沒有火災(zāi)(可用“0”來表示),當(dāng)有兩種或兩種以上器發(fā)出時(shí),我們定義此時(shí)確有警報(bào)情況(用“1”表示),其余以“0”表示。由此,借助于邏輯轉(zhuǎn)換儀面板,可繪出如圖 1-3 所示真值表。圖 1-3 經(jīng)分析得到的真值表(2)單擊按鈕,即由真值表導(dǎo)得簡(jiǎn)化表,如圖 1-4。圖 1-4 經(jīng)分析得到的表AC+AB+BC(3)在上述步驟的基礎(chǔ)上,再單

4、擊按鈕圖 1-5。,即由表得到了邏輯電路,如ABC47494850圖 1-5 生成的信號(hào)電路(4)此時(shí),有了邏輯電路圖,我們還可再返回分析,自然是符合要求的。四、思考題1 設(shè)計(jì)一個(gè) 4 人表決器。即如果 3 人或 3 人以上同意,則通過;反之,則被否決。用與非門實(shí)現(xiàn)。根據(jù)分析得到真值表如圖 1-6,并得到表。4445 46圖 1-6 經(jīng)分析得到的真值表和表生成的信號(hào)電路為下圖 1-7.A B C D161817212326圖 1-7 生成的 4 人表決器電路2利用邏輯轉(zhuǎn)換1-8 所示邏輯電路進(jìn)行分析。U1AU2A74LS04D74LS00DU3BU3AU1B74LS04D74LS10D74LS

5、10DU1CU2B74LS04D74LS00D圖 1-8 待分析的邏輯電路27228913101112141519202425得到電路如圖 1-9U1A U2AXLC174LS04D74LS00DU3BU3AU1B74LS04D74LS10D74LS10DU1C U2B74LS04D74LS00D圖 1-9得到真值表和表如圖 1-10圖 1-10 經(jīng)分析得到的真值表和表A B實(shí)驗(yàn)二編碼器、譯碼器電路實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?. 掌握編碼器、譯碼器的工作原理。2. 掌握編碼器、譯碼器的常見應(yīng)用。二、實(shí)驗(yàn)原理所謂編碼,是指在選定的一系列二進(jìn)制數(shù)碼中,賦予每個(gè)二進(jìn)制數(shù)碼以某一固定含意,來表示一個(gè)數(shù),或是一條

6、指令等信息。能完成編碼功能的電路統(tǒng)稱為編碼器。譯碼即是編碼的逆過程,即將輸入的每個(gè)二進(jìn)制代碼賦予的含意“翻譯”過來,給出相應(yīng)的輸出信號(hào)。能完成譯碼功能的電路統(tǒng)稱為譯碼器。三、實(shí)驗(yàn)電路及步驟18-3 線優(yōu)先編碼器具體電路如圖 2-2 所示(1)按圖 2-2 所示電路連好線路。利用 9 個(gè)單刀雙擲開關(guān)(J0J8)切換 8 位信號(hào)輸入端和選通輸入端(E1)輸入的高低電平狀態(tài)。利用 5 個(gè)探測(cè)器(x1x5)觀察 3 位信號(hào)輸出端、選通輸出端、優(yōu)先標(biāo)志端輸出信號(hào)的高低電平狀態(tài)(探測(cè)器亮表示輸出高電平“1”,滅表示輸出低電平“0”)。A2A1A0GSE0J1VDDU15V5 V5 V5 V5 V5 V 1

7、0119 D0A07D1A1 12 13 1 2 6Key = 0D2 D3 D4 D5A2GS EO1415J2 3 D6 4 D7 5 EI74LS148DKey = 1J3Key = 2J4Key = 3J5Key = 4J6J9Key = 5J7Key = SpaceKey = 6J8Key = 7GND圖 2-28-3 線有限編碼器電路(2)切換 9 個(gè)單刀(J1-J8)進(jìn)行實(shí)驗(yàn),將結(jié)果填入表 2-1 中。其中:輸入端中的“1”表示接高電平,“0”表示接低電平,“”表示接高、低電平均可。輸出端中的“1”表示探測(cè)器燈亮,“0”表示探測(cè)器燈滅。該編碼器輸入、輸出均是低電平有效。表 83

8、線優(yōu)先譯碼器真值表238 線譯碼器實(shí)驗(yàn)步驟(1)按圖 2-3 所示電路進(jìn)行接線。利用 3 個(gè)單刀雙擲開關(guān)(J1J3)切換二路輸入端輸入的高低電平狀態(tài)。利用 8 個(gè)探測(cè)器(x0x7)觀察 8 路輸出端以信號(hào)的高低電平狀態(tài)(探測(cè)器亮表示輸出高電平“1”,滅表示輸出低電平“0”)。使能端 G1 接高電平,G2A 接低電平,G2B 接低電平X1X2X3X4VCC5V4.5 V4.5 V4.5 V4.5 VR11kR21kR31kJ1U1115A BY0 Y1 2 14Key = A 3 13CY212Y3 Y4 Y5 Y6 Y7611G1G2AG2BJ241059774LS138DKey = BJ3X

9、5X6X7X84.5 V4.5 V4.5 V4.5 VKey = C圖 2-3 308 線譯碼器電路(2)切換 3 個(gè)單刀雙擲開關(guān)(A0A2)進(jìn)行實(shí)驗(yàn),得到表 2-2 所示結(jié)果。其中:輸入端中的“1”表示接高電平,“0”表示接低電平,“”表示接高、低電平均可。輸出端中的“1”表示探測(cè)器燈亮,“0”表示探測(cè)器燈滅。該譯碼器輸入為高電平有效、輸出為低電平有效。輸入端輸出端EIY7Y6Y5Y4Y3Y2Y1Y0A2A1A0GSEO111111011111111111100111111101110101111110110010111110101010111101000101110011010110010

10、01010001010000001表 2-2 38 線譯碼器真值表四、思考題1利用兩 83 線優(yōu)先編碼器 74LS148D 設(shè)計(jì) 164 線優(yōu)先編碼電路,然后優(yōu)先編碼的邏輯功能。164 線X6X1X2X3X4X5VDD5VJ1J95 V5 V5 V5 V5 V5 VKey = IKey = AJ2U3B 74LS00DU3AU3C 74LS00DU3D 74LS00DJ1074LS00DKey = JKey = BJ3J11Key = KKey = CJ4J12U1U2 74LS148D74LS148DKey = LKey = DJ5J13Key = MKey = EJ14Key = NJ6K

11、ey = FJ7J15Key = OJ17Key = QKey = GJ8J16Key = PKey = HGND圖 2-3 16-4 線優(yōu)先編碼電路 10 11 12 13 1 2 3 4 5 9 7 6 14 15 D0 D1 D2 D3 D4 D5 D6 D7 EIA0 A1 A2GS EO 10 11 12 13 1 2 3 4 59 7 6 14 15 D0 D1 D2 D3 D4 D5 D6 D7 EIA0 A1 A2GS EO輸入端輸出端G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7100000011111111000011011111110001011011111

12、1000111110111110010011110111100101111110111001101111110110011111111110表 2-316-4 線優(yōu)先編碼器真值表輸入端輸出端E1 (2)Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y 8Y 9Y1 0Y1 1Y1 2Y1 3Y1 4Y1 5X 3X 2X 1X 0G S1XX1111011111111111111111111100111111111111111111100101111111111111111100011011111111111111101001110111111111111110000111101111111

13、11111011001111101111111111101000111111011111111110010011111110111111111000001111111101111111011100111111111011111101100011111111110111110101001111111111101111010000111111111111011100110011111111111110110010001111111111111101000100111111111111111000000實(shí)驗(yàn)三 競(jìng)爭(zhēng)電路實(shí)驗(yàn)實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?掌握組合邏輯電路產(chǎn)生競(jìng)爭(zhēng)的;2學(xué)會(huì)競(jìng)爭(zhēng)是否可能存在的方法;3

14、了解常用消除競(jìng)爭(zhēng)二、實(shí)驗(yàn)原理的方法。當(dāng)一個(gè)邏輯門的兩個(gè)輸入端的信號(hào)同時(shí)向相反的方向變化,而變化的時(shí)間有差異的現(xiàn)象,稱為競(jìng)爭(zhēng)。在組合邏輯電路中,門電路存在有傳輸時(shí)間和信號(hào)狀態(tài)變化的速度不一致等,因而導(dǎo)致信號(hào)的變化出現(xiàn)快慢的差異。由競(jìng)爭(zhēng)而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象,稱為。所以,有競(jìng)爭(zhēng)不一定有,但有就一定有競(jìng)爭(zhēng)。利用卡諾圖可以組合邏輯電路是否可能存在競(jìng)爭(zhēng)現(xiàn)象。先作出對(duì)應(yīng)邏輯電路的卡諾圖,若卡諾圖中填“1”的小格子所形成的卡諾圖中有兩個(gè)相鄰的圈相切,則該電路存在競(jìng)爭(zhēng)的可能性。顯然,由競(jìng)爭(zhēng)進(jìn)而導(dǎo)致作,所以,必須杜絕競(jìng)爭(zhēng)的出現(xiàn)是我們所不希望看到的,因?yàn)闀?huì)產(chǎn)生輸出的錯(cuò)誤動(dòng)現(xiàn)象的產(chǎn)生。常用的消除競(jìng)爭(zhēng)的方法有下

15、面四種:加取樣脈沖;修改邏輯設(shè)計(jì),增加冗余項(xiàng);在輸出端接濾波電容;加脈沖等。三、實(shí)驗(yàn)電路及步驟1 0 型電路(1)按圖 3-1 所示連接電路。U1AU2A74LS32D74LS05DXSC1V11kHz 5 VExt Trig+_AB_+圖 3-10 型結(jié)果如下圖 3-2 所示。電路(2)圖 3-2圖 3-1 的輸入輸出波形(3)從示波器上的輸出波形,我們可以看到,在輸入脈沖源的每一個(gè)下降沿處,輸出都有一個(gè)尖脈沖?,F(xiàn)分析其,該電路的邏輯功能為 Y=A+A=1,這也是從邏輯功能上來。但是,實(shí)際中的 A是輸入通過一個(gè)非門后實(shí)現(xiàn)的,而每一個(gè)實(shí)際的邏輯門在傳輸時(shí)都會(huì)存在一定的,所以,當(dāng) A 由“1”變

16、為“0”時(shí),A由于變化滯后而仍保持一小段時(shí)間的“0”,這樣在這一小段時(shí)間里,輸出出現(xiàn)了一個(gè)不應(yīng)當(dāng)出現(xiàn)的“0”(即低電平、負(fù)窄脈沖),這也即是我們所說的“0”型。(4)消除方法。從理論上分析,此電路輸出應(yīng)恒為“1”,故而可用增加冗余項(xiàng)的方法來改進(jìn)電路,即 Y=A+A+1。應(yīng)該來說,本實(shí)驗(yàn)電路只是為了說明問題用的,實(shí)際中的電路往往比這要復(fù)雜一些,其冗余項(xiàng)可用其它變量平組合,而不是像本方法一樣直接添“1”。21 型電路實(shí)驗(yàn)(1)按圖 3-3 所示連接電路。 U1AU2A74LS08D74LS04DXSC1V11kHz 5 VExt Trig+_BA_+圖 3-31 型結(jié)果如圖 3-4 所示。電路(2

17、)進(jìn)行實(shí)驗(yàn),并圖 3-4圖 3-3 電路的輸入輸出波形圖(3)從圖 3-4 中示波器上的輸出波形,我們可以看到,在輸入脈沖源的每一個(gè)上升沿處,輸出都有一個(gè)尖脈沖?,F(xiàn)分析其如下,該電路的邏輯功能可表示為 Y=A·A=0,這也只是從邏輯功能上來。但是,實(shí)際中的 A是輸入通過一個(gè)非門后實(shí)現(xiàn)的,而每一個(gè)實(shí)際的邏輯門在傳輸時(shí)都會(huì)存在一定的,所以,當(dāng) A 由“0”變?yōu)椤?”時(shí),A由于變化滯后而仍保持一小段時(shí)間的“1”,這樣在這一小段時(shí)間里,輸出出現(xiàn)了一個(gè)不應(yīng)當(dāng)出現(xiàn)的“1”(即高電平、正窄脈沖),此亦常說的“1”型。(4)消除方法。和實(shí)驗(yàn) 1 中方法相似,因?yàn)閺睦碚撋戏治?,該電路的輸出?yīng)當(dāng)恒為“0

18、”,故而可增加一相與相,以改進(jìn)電路,即 Y=A·A ·0。應(yīng)該來說,這個(gè)電路也只是為了說明“1”型而讓一設(shè)計(jì)的,實(shí)際中只有一個(gè)變量,因而相與項(xiàng)可用其余的變量來組合完成,同樣個(gè)輸出結(jié)果和“0”相與。3多輸入信號(hào)同時(shí)變化時(shí)產(chǎn)生的(1)按下圖 3-5 所示連接電路。電路實(shí)驗(yàn) U3CU4B74LS09D74LS32DU1A U2B74LS04D74LS09DV11MHz5 VXSC1Ext Trig+VDD_BA5V_+GND圖 3-5多輸入信號(hào)同時(shí)變化時(shí)的電路(2)由上圖可知,Y=AB+AC=ABC+ABC+ABC+ABC,由此作其卡諾圖如下圖 3-6 所示。由卡諾圖上兩個(gè)圈可以

19、看出,二者是相切的。所以,該電路存在競(jìng)爭(zhēng),得到如圖 3-7 所示的輸入、輸出波形。的的可能性。運(yùn)行(3)該邏輯電路的輸出邏輯表Y=AB+AC,顯然,當(dāng) B=C=1 時(shí),輸出即變?yōu)榱?Y=A+A,這正是我們前面討論的“0”型電路,這是從理論上分析的。實(shí)驗(yàn)的結(jié)果也說明了這個(gè)問題:在輸入脈沖的每一個(gè)下降沿處,輸出均有一個(gè)負(fù)的窄脈沖,這也正與分實(shí)驗(yàn) 1 中所得的輸出結(jié)果是一致的。圖 3-7圖 3-5 所示電路的輸處波形(4)消除的方法。為了消除競(jìng)爭(zhēng)現(xiàn)象,可采用修改邏輯設(shè)計(jì),增加冗余項(xiàng) BC 的方法,使原邏輯表Y=AB+AC 變?yōu)?Y=AB+AC+BC。修改后的表(5)采用修改后的邏輯電路圖如圖并不改變

20、的邏輯功能。示。 U3AU1A74LS09D U3B74LS32DU1B74LS09DU2A U3C74LS32DXSC174LS04D V174LS09D1kHz 5 VExt Trig+_BAGNDVDD_+5V圖 3-8多輸入信號(hào)同時(shí)變化時(shí)消除電路再進(jìn)行,并結(jié)果如圖 3-9 所示。由圖可以看出,修改后的電路確實(shí)消除了冒險(xiǎn)競(jìng)爭(zhēng)現(xiàn)象。圖 3-9圖 3-8 電路的輸出波形四、思考題如圖 3-10 所示電路是否存在競(jìng)爭(zhēng)現(xiàn)象,若存在則如何消除?U1AU2A74LS04DU2C74LS02DU2B74LS02DV11kHz 5 V74LS02DXSC1GNDExt Trig+_BA_+圖 3-10思

21、考題電路圖 3-11思考題結(jié)果消除后電路如下 U3AU1A74LS09D U3B74LS32DU1B74LS09D U3CU2A74LS32DXSC174LS04D V174LS09D1kHz 5 VExt Trig+_ABGNDVDD_+5V結(jié)果為實(shí)驗(yàn)四觸發(fā)器電路實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?. 掌握邊沿觸發(fā)器的邏輯功能。2. 掌握不同邊沿觸發(fā)器邏輯功能之間的相互轉(zhuǎn)換。二、實(shí)驗(yàn)原理觸發(fā)器是時(shí)序電路的基本邏輯元件,具有記憶、二進(jìn)制信息的功能。從邏輯功能上將觸發(fā)器分為 RS、JK、D、T、T等幾種類型,對(duì)于邏輯功能的描述有真值表、波形圖、特征方程等幾種方能不同的觸發(fā)器之間可以相互轉(zhuǎn)換。邊沿觸發(fā)器是指在 CP

22、 上升沿或下降沿到來時(shí)接受此刻的輸入信號(hào),進(jìn)行狀態(tài)轉(zhuǎn)換,而其他時(shí)刻輸入信號(hào)狀態(tài)的變化對(duì)其沒有影響的電路。集成觸發(fā)器通常具有異步置位、復(fù)位的功能。三、實(shí)驗(yàn)電路及步驟1D 觸發(fā)器電路實(shí)驗(yàn)(1)按圖 4-1 所示連接電路。XSC1VDD5VExt Trig+_J1U1A4BA_+1PR251D1QX1Key = A361CLK1QJ25 V1CLR74LS74D1Key = BJ3J4V1500 HzKey = CKey = Space5 V圖 4-1 D 觸發(fā)器電路(2)進(jìn)行住址電路實(shí)驗(yàn),利用開關(guān)來改變1PR、1D、1CLR、1CLK 的狀態(tài),觀察輸出端 1Q的變化,交結(jié)果填入表 4-1 中。利用

23、開關(guān)改變各個(gè)輸入端狀態(tài),觀察輸出端的變化,將結(jié)果填入下表中,并驗(yàn)證結(jié)果。表 4.1 D 觸發(fā)器實(shí)驗(yàn)真值表輸入端現(xiàn)態(tài)次態(tài)CPCLRPRDQnQn+1X00X0不確定X01X不確定0X10X不確定11110011111102JK 觸發(fā)器電路實(shí)驗(yàn)(1)按圖 4-2 所示連接電路。VDDXSC15VExt TrigJ1+AB_+Key = AJ2U1AX141PR355 V1J1QKey = B11CLK 2 1K61QJ31CLR74LS112D15Key = CJ4J5Key = DV11kHz 5 VKey = Space圖 42(2)進(jìn)行實(shí)驗(yàn),利用開關(guān)來改變1PR、1J、1K、1CLR、1CL

24、K的狀態(tài),觀察輸出端1Q 的變化,結(jié)果填入表 4-2 中。輸入端現(xiàn)態(tài)次態(tài)CPCLRPRJKQnQn+1X00XX不確定X01XX不確定0X10XX不確定111100001110011111011011101001111011111100111111101111101_四、思考題1、將 JK 觸發(fā)器轉(zhuǎn)換成 T 觸發(fā)器,電路如下:VDDXSC15VVDDJ1G2T1A BC DKey = AU1A461PR 2 1D51QX1J33601CLK1Q2.5 V1CLR74LS74D135Key = CJ44V1500 Hz5 VKey = Space圖 4.32、將 D 觸發(fā)器轉(zhuǎn)換成 T 觸發(fā)器JK

25、 觸發(fā)器轉(zhuǎn)換成 T 觸發(fā)器VDD5VXSC1VDDJ1GT3A B C DKey = SpaceU1A4X11PR7 3 1J51Q 1 2.5 V1CLK 2 1K61QJ41CLR74LS112D1526Key = SpaceJ51V11kHz 5 VKey = Space0圖 4.4D 觸發(fā)器轉(zhuǎn)換成 T 觸發(fā)器實(shí)驗(yàn)五計(jì)數(shù)器電路實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?. 了解計(jì)數(shù)器的日常應(yīng)用和分類。2. 熟悉集成計(jì)數(shù)器邏輯功能和其各自3. 掌握計(jì)數(shù)器的使用方法。二、實(shí)驗(yàn)原理端作用。所謂計(jì)數(shù)是指,統(tǒng)計(jì)輸入脈沖個(gè)數(shù)的過程。能夠完成計(jì)數(shù)工作的電路稱作為計(jì)數(shù)器。計(jì)數(shù)器的基本功能是統(tǒng)計(jì)輸入脈沖的個(gè)數(shù),實(shí)現(xiàn)計(jì)數(shù)的操作,此外

26、也可用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖等。根據(jù)計(jì)數(shù)脈沖引入方式的不同,可將計(jì)數(shù)器分為同步計(jì)數(shù)器呼異步計(jì)數(shù)器;根據(jù)計(jì)數(shù)過程中計(jì)數(shù)變化趨勢(shì),其有加計(jì)數(shù)器、減計(jì)數(shù)器、可逆計(jì)數(shù)器之分;而根據(jù)計(jì)數(shù)器中計(jì)數(shù)長(zhǎng)度的不同,其又有二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器之分。二進(jìn)制計(jì)數(shù)器是其他各種計(jì)數(shù)器的基礎(chǔ)。按照計(jì)數(shù)器中計(jì)數(shù)值的編碼方式,用 n 表示二進(jìn)制代碼,N 表示狀態(tài)位,滿足 N=2n 的計(jì)數(shù)器稱作二進(jìn)制計(jì)數(shù)器。74LS161 是常見的二進(jìn)制加法同步計(jì)數(shù)器,74LS191 是常見的二進(jìn)制加/減計(jì)數(shù)器。對(duì)于非二進(jìn)制計(jì)數(shù)器,其計(jì)數(shù)的長(zhǎng)度為 N,則就稱其為 N 進(jìn)制計(jì)數(shù)器。74LS62 是常見的十進(jìn)制加法同步計(jì)數(shù)器,74LS1

27、92 是常見的雙時(shí)鐘同步十進(jìn)制加/減計(jì)數(shù)器。各計(jì)數(shù)器的功能見后面具體的實(shí)驗(yàn)。三、實(shí)驗(yàn)電路和步驟1由 74LS161D的二進(jìn)制加法同步計(jì)數(shù)器實(shí)驗(yàn)步驟(1)按圖 5-1 所示連接電路。VCCU15V 14 Ln1 13 Ln2 12 Ln3 11 Ln4 3 AQA QB QC QDRCOBus 4 BJ1 5 C 6 D 7 ENP 15 U2Key = A10ENTLOADCLRCLKJ29 1 2BusXLA1Ln1 1DCD_HEXLn2 Ln3 Ln4Key = BJ374LS161DKey = CJ4BusX1 2.5 VKey = DFC Q TV11kHz 5 VGND圖 5-17

28、4LS161D的二進(jìn)制加法同步計(jì)數(shù)器Ln4 Ln3 Ln2Ln1(2)該電路采用總線方式進(jìn)行連接。利用 J1、J2、J3、J4 四個(gè)單刀雙擲開關(guān)進(jìn)行切換,同時(shí)觀察數(shù)碼管 U2 的輸出信號(hào),實(shí)驗(yàn)表明,當(dāng)LOAD 端和CLR 端為高電,數(shù)碼管依次顯示 09AF。觀察探測(cè)器 X1,發(fā)現(xiàn)當(dāng)該計(jì)數(shù)器記滿時(shí),探測(cè)器 X1 亮,表明進(jìn)位輸出端有進(jìn)位且高電平有效。2.74LS191D的二進(jìn)制加/減同步計(jì)數(shù)器實(shí)驗(yàn)步驟(1)按圖 5-3 連接電路如下。U2VCCDCD_HEX5VJ1U115132A QA B QB C QC D QDCTENLOADU/D RCOXLA110967Key = A14J211 5

29、1312MAX/MIN14CLKKey = B74LS191DJ3FC Q TV11kHz 5 VKey = CX2X12.5 V2.5 VGND圖 5-374LS161D的二進(jìn)制加法同步計(jì)數(shù)器(2)利用三個(gè)單刀雙擲開關(guān)切換,同時(shí)觀察數(shù)碼管 U1 的輸出信號(hào),結(jié)果與其邏輯功能是一致的。當(dāng)計(jì)數(shù)器(U1 顯示“F”)時(shí),探測(cè)器 X1 滅,表示有進(jìn)位信號(hào)產(chǎn)生,且該信號(hào)是低電平有效的;當(dāng)數(shù)碼管的顯示由“F”計(jì)到“0”時(shí),探測(cè)器 X2 亮,表明計(jì)數(shù)發(fā)生最大與最小的變換且高電平有效。(3)邏輯分析儀觀察的結(jié)果如下圖 5-4 所示,應(yīng)該來說,其變化趨勢(shì)是與數(shù)碼管的顯示保持一致的。若改變時(shí)鐘信號(hào)的幅度和頻率,

30、其引起的變化與上個(gè)實(shí)驗(yàn)是一致的。圖 5-4圖 5-3 所得結(jié)果四、思考題1、模仿 74LS161D的二進(jìn)制加計(jì)數(shù)器,設(shè)計(jì)由 74LS162D的十進(jìn)制加計(jì)數(shù)器,并且驗(yàn)證實(shí)際結(jié)果是否與理論值相吻合。解:設(shè)計(jì)電路如下:U2DCD_HEXVCC5VU15XLA14323141AQA QBVCC 4 B13 5 C12QC 6 D11QD715ENPRCO 10 ENT9LOAD12CLRCLK1V1100 Hz5 V74LS162DU3A74LS00DFC Q T6GNDGND圖 5.5由 74LS162D的十進(jìn)制加計(jì)數(shù)器圖 5.6分析結(jié)果的二進(jìn)制加/減計(jì)數(shù)器,設(shè)計(jì)由 74LS192D2、模仿 74L

31、S191D的二進(jìn)制加/減計(jì)數(shù)器,并且驗(yàn)證實(shí)際結(jié)果是否與理論值相吻合。VDDU25VDCD_HEXJ1U1XLA12 1 15 A31QA QB QC QDBOCO VD1D23Key = Space J2B10 64C9 D71051113116LOAD CLR1412 GND54Key = SpaceUP DOWN74LS192D89FJ3C Q T7Key = SpaceV11kHz 5 VGNDGNDGND圖 5.7由 74LS192D的二進(jìn)制加/減計(jì)數(shù)器圖 5.8 分析結(jié)果實(shí)驗(yàn)六任意 N 進(jìn)制計(jì)數(shù)器電路實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?學(xué)會(huì)分析任意 N 進(jìn)制計(jì)數(shù)器。2靈活應(yīng)用二、實(shí)驗(yàn)原理任意 N 進(jìn)制

32、計(jì)數(shù)器的三種方法。集成的計(jì)數(shù)器大多都是二進(jìn)制、十進(jìn)制的,為我們所需要的其它進(jìn)制的計(jì)數(shù)器,常用到三種方法:簡(jiǎn)單連接法、反饋清零法、反饋置數(shù)法。簡(jiǎn)單連接法即是將兩個(gè)計(jì)數(shù)器的首尾相連,以兩個(gè)計(jì)數(shù)器模的乘積。個(gè)新的計(jì)數(shù)器,其中新的計(jì)數(shù)器的模為反饋清零法是指,利用計(jì)數(shù)器的清零端,當(dāng)計(jì)數(shù)計(jì)到 M 個(gè)脈沖時(shí),將其輸出信號(hào)通過另外一部分電路反饋到清零端,從而使計(jì)數(shù)器回到初始狀態(tài),完成了一個(gè)循環(huán)。值得注意的是, 對(duì)于同步清零與異步清零在設(shè)計(jì)上是有差別的。反饋置數(shù)法與反饋清零法道理相似,不同之處即是需將反饋信號(hào)引至置數(shù)端。三、實(shí)驗(yàn)電路及步驟1簡(jiǎn)單連接法模為 100 的計(jì)數(shù)器實(shí)驗(yàn)步驟。(1)按圖 6-1 所示連接線

33、路。所用為兩片 74LD162D。U4U2X1XLA1DCD_HEXDCD_HEX1BUS1(1)2.5 VBUS2(2)BUS3(3)BUS4(4)BUSBUS5(5)BUS6(6)BUS7(7)BUS8(8)BUSBUSBUSBUSVDDF5VT Q CU3 74LS162NU1 74LS162NV11kHz5 VGND圖 6-1簡(jiǎn)單連接法(2)觀察探測(cè)器,可以發(fā)現(xiàn),當(dāng) U2 計(jì)數(shù)器模為 100 的計(jì)數(shù)器即 U4 顯示為“9”時(shí),探測(cè)器亮,這與實(shí)驗(yàn)五中思考題的結(jié)論是一致的,表明輸出端此時(shí)有進(jìn)位信號(hào)且其為高電平有效。 3 AQA BU1S45(5) 4 BQB BU1S36(6) 5 CQC

34、 BU1S27(7) 6 DQD BU1S18(8) 7 ENP15RCO 10 ENT9LOADCLRCLK12BUS8(8 BUS7(7 BUS6(6BUS5(5BUS4(4 BUS3(3 BUS2(2BUS1(1 3 AB1U4S1(1) B1U3S2(2) B1U2S3(3) B1U1S4(4)15QA QB QC QDRCO 4 B 5 C 6 D 7 ENP 10 ENT9LOADCLRCLK12(3)兩個(gè)數(shù)碼顯示管循環(huán)顯示 0099 共 100 個(gè)數(shù)字,是一個(gè) 100 進(jìn)制計(jì)數(shù)器。2反饋清零法八進(jìn)制計(jì)數(shù)器。(1)按圖 6-2 所示連接電路。所用為一片 74LS161D。(2)觀察

35、數(shù)碼管的顯示,發(fā)現(xiàn)顯示的數(shù)字在 07 之間循環(huán),且在“7”之后會(huì)有一個(gè)短暫的“8”出現(xiàn)。U4DCD_HEXU2AVDD5V74LS05NU3 74LS161DV1500 Hz5 VGND圖 6-2 清零端復(fù)位法的八進(jìn)制計(jì)數(shù)器 3 4 5 6 7 10 9121413121115A B C DENP ENTLOADCLRCLKQA QB QC QDRCO3反饋置數(shù)法八進(jìn)制計(jì)數(shù)器。(1)按圖 6-3 所示連接電路。所用為一片 74LS161D。U2DCD_HEXU3AVDD5V74LS12NU1 74LS161NV1100 Hz5 VGND圖 6-3 置入端的置位法的八進(jìn)制計(jì)數(shù)器四、思考題1、如何利用簡(jiǎn)單連接法將兩個(gè)二進(jìn)制加法計(jì)數(shù)器74LS161D個(gè)模是256 的計(jì)數(shù)器。U4U2DCD_HEXDCD_HEXVDD5VU1 74LS161NU3 74LS161NV11kHz 5 VGND圖 6.5簡(jiǎn)單連接法設(shè)計(jì)模是 256 的計(jì)數(shù)器。3456710 9 1 2 1413121115A B C DENP ENTLOADCLRCLKQA QB QC QDRCO 3 4 5 6 7 10 9121413121115A B C DENP ENTLOADCLRCLKQA QB

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