數(shù)字電路 第3章 組合邏輯電路

1、第第第第第第3 3 3章章章章章章 組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路學習要點：學習要點： 組合電路的分析方法和設計方法 利用數(shù)據(jù)選擇器和可編程邏輯器件進行邏輯設計的方法 加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法第第第第第第3 3 3章章章章章章 組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路組合邏輯電路3.1 組合邏輯電路的分組合邏輯電路的分析與設計方法析與設計方法3.1 概述概述一.組合邏輯電路的特點組合邏輯電路的特點 組合邏輯電路組合邏輯電路：任意時刻的輸出僅由同時刻的輸入決定，與電路原來的狀：任意時刻的輸出僅由同時刻

2、的輸入決定，與電路原來的狀態(tài)無關；電路結構中態(tài)無關；電路結構中無無反饋環(huán)路（無記憶：即電路中不包含有存儲單元）。反饋環(huán)路（無記憶：即電路中不包含有存儲單元）。（這就是組合邏輯電路在邏輯功能上的共同特點）（這就是組合邏輯電路在邏輯功能上的共同特點）如下圖某一組合邏輯電路的例子：如下圖某一組合邏輯電路的例子：S=（A B） CICO=（A B）CI + AB相應的邏輯函數(shù) 表達式： 組合邏輯電路 a1 a2 an y1 y2 ym 輸 入 輸 出 ),( ),(),(2121222111nmmnnaaafyaaafyaaafy二、邏輯功能的描述 邏輯圖本身就是邏輯功能的一種表達方式，但不夠直觀，往

3、往要轉化成邏輯函數(shù)或真值表的形式。或寫成向量函數(shù)的形式 Y = F（A）ABCY&3.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法邏輯圖邏輯圖邏輯表邏輯表達式達式 1 1 最簡與或最簡與或表達式表達式化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出逐級寫出ACBCABYYYY 321A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡與或最簡與或表達式表達式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當輸入當輸入A、B、C中有中有2 2個或個或3 3個為個

4、為1 1時，輸時，輸出出Y為為1 1，否，否則輸出則輸出Y為為0 0。所以這個電路所以這個電路實際上是一種實際上是一種3 3人表決用的人表決用的組合電路：只組合電路：只要有要有2票或票或3票票同意，表決就同意，表決就通過。通過。 4 Y31111ABCYY1Y21邏輯圖邏輯圖邏輯表邏輯表達式達式BABBABBACBAY最簡與或最簡與或表達式表達式BBACBABYYYYBY2Y1YBAYCBAY213321真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用與非門實現(xiàn)用與非門實現(xiàn)電路的輸出Y只與輸入A、B有關

5、，而與輸入C無關。Y和A、B的邏輯關系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關系為與非運算的關系。電路的邏輯功能電路的邏輯功能ABBAY 設計組合邏輯電路要完成的工作設計組合邏輯電路要完成的工作：根據(jù)給出的實際：根據(jù)給出的實際邏輯問題，求出實現(xiàn)該邏輯功能的最簡邏輯電路。邏輯問題，求出實現(xiàn)該邏輯功能的最簡邏輯電路。 設計工作的步驟如下：設計工作的步驟如下： 一、邏輯抽象一、邏輯抽象 1、分析事件的因果關系，把、分析事件的因果關系，把原因原因定為定為輸入變量輸入變量，把把結果結果定為定為輸出變量輸出變量。 2、定義邏輯狀態(tài)的含意。即用、定義邏輯狀態(tài)的含意。即

6、用0、1代表輸入、輸代表輸入、輸出變量的兩種不同狀態(tài)。出變量的兩種不同狀態(tài)。 3、根據(jù)給定的因果關系列出邏輯真值表。、根據(jù)給定的因果關系列出邏輯真值表。 通過以上三步首先將實際的邏輯問題抽象成邏輯函通過以上三步首先將實際的邏輯問題抽象成邏輯函數(shù)（真值表）了。數(shù)（真值表）了。3.2.2 組合邏輯電路的設計方法組合邏輯電路的設計方法 二、由真值表寫出邏輯函數(shù)式，再化簡。二、由真值表寫出邏輯函數(shù)式，再化簡。 三、選定器件的類型：三、選定器件的類型：根據(jù)對電路的具體要根據(jù)對電路的具體要求和器件的資源情況決定采用那一種類型的器件求和器件的資源情況決定采用那一種類型的器件（可采用小、中規(guī)模集成電路或可編程

7、邏輯器件）。（可采用小、中規(guī)模集成電路或可編程邏輯器件）。 四、根據(jù)化簡或變換后的邏輯函數(shù)式，四、根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯電路的連接圖畫出邏輯電路的連接圖 五、工藝設計：五、工藝設計：包括設計面板、電源、控制開包括設計面板、電源、控制開關等。關等。 對于邏輯電路的工程上的對于邏輯電路的工程上的最佳最佳設計，通常需要用多設計，通常需要用多個指標去衡量，主要考慮的問題有以下幾個方面：個指標去衡量，主要考慮的問題有以下幾個方面： 所用的邏輯器件數(shù)目最少，器件的種類最少，且器所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱件之間的連線最簡單。這樣的電路稱“最小

8、化最小化”電路。電路。 滿足速度要求，應使級數(shù)盡量少，以減少門電路的延滿足速度要求，應使級數(shù)盡量少，以減少門電路的延遲。遲。 功耗小，工作穩(wěn)定可靠。功耗小，工作穩(wěn)定可靠。 而電路而電路“最佳化最佳化”是從滿足工程實際需要提出的。是從滿足工程實際需要提出的。顯然，顯然，“最小化最小化”電路不一定是電路不一定是“最佳化最佳化”電路，必須電路，必須從經(jīng)濟指標和速度、從經(jīng)濟指標和速度、 功耗等多個指標綜合考慮，才能設功耗等多個指標綜合考慮，才能設計出計出最佳電路最佳電路。 組合邏輯電路可以采用小規(guī)模集成電路實現(xiàn)，也可組合邏輯電路可以采用小規(guī)模集成電路實現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲器、可編程邏

9、輯器件以采用中規(guī)模集成電路器件或存儲器、可編程邏輯器件來實現(xiàn)。來實現(xiàn)。 雖然采用中、大規(guī)模集成電路設計時，其最佳雖然采用中、大規(guī)模集成電路設計時，其最佳含義及設計方法都有所不同，但采用傳統(tǒng)的設計方法仍含義及設計方法都有所不同，但采用傳統(tǒng)的設計方法仍是數(shù)字電路設計的基礎。因此下面先介紹采用是數(shù)字電路設計的基礎。因此下面先介紹采用設計的實設計的實例。例。 真值表真值表電路功電路功能描述能描述：設計一個樓上、樓下開關的控制邏輯電路設計一個樓上、樓下開關的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下來控制樓梯上的路燈，使之在上樓前，用樓下開關打開電燈，上樓后，用樓上開關關滅電燈；開關打開電燈，

10、上樓后，用樓上開關關滅電燈；或者在下樓前，用樓上開關打開電燈，下樓后，或者在下樓前，用樓上開關打開電燈，下樓后，用樓下開關關滅電燈。用樓下開關關滅電燈。 設樓上開關為設樓上開關為A，樓下開關為，樓下開關為B，燈泡為，燈泡為Y。并設并設A、B閉合時為閉合時為1，斷開時為，斷開時為0；燈亮時；燈亮時Y為為1，燈滅時，燈滅時Y為為0。根據(jù)邏輯要求列出真值表。根據(jù)邏輯要求列出真值表。A BY0 00 11 01 10110 1 窮舉法 1 2 邏輯表達式邏輯表達式或卡諾圖或卡諾圖最簡與或最簡與或表達式表達式化簡 3 2 BABAY已為最簡與或表達式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖ABY

11、&ABY=1用與非門實現(xiàn)BABAYBAY用異或門實現(xiàn)真值表真值表電路功電路功能描述能描述：用用與非門與非門設計一個舉重裁判表決電路。設舉重設計一個舉重裁判表決電路。設舉重比賽有比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴完個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由每一個裁判按一下自己面前的按鈕全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判為成功，并來確定。只有當兩個或兩個以上裁判判為成功，并且其中有一個為主裁判時，表明成功的燈才會亮。且其中有一個為主裁判時，表明成功的燈才會亮。設主裁判為變量設主裁判為變量A，副裁判分別為，副裁判分別為B和和C；

12、表示；表示成功與否的燈為成功與否的燈為Y，根據(jù)邏輯要求列出真值表。，根據(jù)邏輯要求列出真值表。 1 窮舉法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAmmmY765 2 邏輯表達式邏輯表達式 ABC0001111001ABACY& 3 卡諾圖卡諾圖最簡與或最簡與或表達式表達式化簡 4 5 邏輯變換邏輯變換 6 邏輯電邏輯電路圖路圖 3 化簡 4 111Y= AB +AC 5 ACABY 6 3.4 組合電路中的競爭組合電路中的競爭冒險現(xiàn)象冒險現(xiàn)象1、產(chǎn)生競爭冒險的原因、產(chǎn)生競爭冒險的

13、原因 在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。稱為競爭冒險。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干擾信號01AAY12AAY 2. 競爭與冒險的識別競爭與冒險的識別 代數(shù)法代數(shù)法。當函數(shù)表達式在一定條件下可以簡化。當函數(shù)表達式在一定條件下可以簡化成成F=X+X， 或或F=XX的形式時，的形

14、式時，X的變化可能引起的變化可能引起冒險現(xiàn)象。冒險現(xiàn)象。 實驗法實驗法。兩個以上的輸入變量同時變化引起的。兩個以上的輸入變量同時變化引起的功能冒險難以用上述方法判斷時，發(fā)現(xiàn)冒險現(xiàn)象最有功能冒險難以用上述方法判斷時，發(fā)現(xiàn)冒險現(xiàn)象最有效的方法是實驗。效的方法是實驗。 利用示波器仔細觀察在輸入信號利用示波器仔細觀察在輸入信號各種變化情況下的輸出各種變化情況下的輸出信號，信號， 發(fā)現(xiàn)毛刺則分析原因發(fā)現(xiàn)毛刺則分析原因并加以消除，這是經(jīng)常采用的辦法。并加以消除，這是經(jīng)常采用的辦法。 K圖法圖法。如果兩卡諾圈相切，而相切處又未被其它卡諾圈包。如果兩卡諾圈相切，而相切處又未被其它卡諾圈包圍，則可能發(fā)生冒險現(xiàn)象

15、。如圖圍，則可能發(fā)生冒險現(xiàn)象。如圖4-40所示電路，其所示電路，其K圖示于圖圖示于圖4 - 40(a)，該圖上兩卡諾圈相切，當輸入變量，該圖上兩卡諾圈相切，當輸入變量ABC由由111變?yōu)樽優(yōu)?11時，時，F(xiàn)從一個卡諾圈進入另一個卡諾圈，若把圈外函數(shù)值視為從一個卡諾圈進入另一個卡諾圈，若把圈外函數(shù)值視為0，則函數(shù)值可能按則函數(shù)值可能按1 - 0 - 1變化，從而出現(xiàn)毛刺。變化，從而出現(xiàn)毛刺。 圖 4 40 用K圖識別和消除邏輯冒險 ABC00011110011111(a)ABC00011110011111(b)BC例例 ： 判斷以下各圖 所示卡諾圖的冒險情況。 (a) 兩個卡諾圈相切，將產(chǎn)生冒險

16、，相切處A=0, C=1, B變量變化時產(chǎn)生冒險；(b) 卡諾圈相交， 無冒險；(c) 卡諾圈對頂， 無冒險；(d) 卡諾圖相頂， 無冒險；(e) 卡諾圈ABC與AD相切，當B=D=1，C=0 時， 變量A變化時將產(chǎn)生冒險。 上例上例 總結：總結： 判斷下圖 所示卡諾圖的冒險情況。 AB00011110111101C(a)AB0001111011101C(b)AB00011110111101C(c)CD00011110110001AB11111110(d)CD000111101110001AB11111110(e)11. 接入濾波電容接入濾波電容圖 4 71 加小電容消除冒險 3.4.3 消除

17、競爭消除競爭冒險現(xiàn)象的方法冒險現(xiàn)象的方法圖為 加濾波電容排除冒險現(xiàn)象2. 加選通信號，避開毛刺加選通信號，避開毛刺。毛刺僅發(fā)生在輸入信號變化毛刺僅發(fā)生在輸入信號變化的瞬間，因此在這段時間內(nèi)先將門封住，待電路進入穩(wěn)的瞬間，因此在這段時間內(nèi)先將門封住，待電路進入穩(wěn)態(tài)后，態(tài)后， 再加選通脈沖選取輸出結果。該方法簡單易行，再加選通脈沖選取輸出結果。該方法簡單易行，但選通信號的作用時間和極性等一定要合適。例如，像但選通信號的作用時間和極性等一定要合適。例如，像下圖下圖4-42所示的那樣，在組合電路中的輸出門的一個輸所示的那樣，在組合電路中的輸出門的一個輸入端，加入一個選通信號，入端，加入一個選通信號，

18、即可有效地消除任何冒險即可有效地消除任何冒險現(xiàn)象的影響。如圖現(xiàn)象的影響。如圖4-42所示電路中，盡管可能有冒險發(fā)所示電路中，盡管可能有冒險發(fā)生，但是輸出端卻不會反映出來，因為當險象發(fā)生時，生，但是輸出端卻不會反映出來，因為當險象發(fā)生時，選選通信號的低電平將輸出門封鎖了。通信號的低電平將輸出門封鎖了。 2. 引入選通脈沖引入選通脈沖圖4-423、修改邏輯設計、修改邏輯設計BCBAYY1 ABC000111100000110111ABC12314&有圈相切，則有競爭冒險有圈相切，則有競爭冒險ACBCBAY增加冗余項，增加冗余項，消除競爭冒險消除競爭冒險Y1ABC125341& 增加

19、冗余項消除邏輯冒險。例如，對于上例圖所示電路，增加冗余項消除邏輯冒險。例如，對于上例圖所示電路，只要在其只要在其K圖上兩卡諾圈相切處加一個卡諾圈就可消除邏輯冒圖上兩卡諾圈相切處加一個卡諾圈就可消除邏輯冒險。這樣，函數(shù)表達險。這樣，函數(shù)表達式變?yōu)槭阶優(yōu)?即增加了一個冗余項。冗余項是簡化函數(shù)時應舍棄的多余項，即增加了一個冗余項。冗余項是簡化函數(shù)時應舍棄的多余項， 但為了電路工作可靠又需加上它?？梢?，但為了電路工作可靠又需加上它?？梢姡詈喕O計不一定最簡化設計不一定都是最佳的。都是最佳的。 以上三種方法各有特點。增加冗余項適用范圍有限；加以上三種方法各有特點。增加冗余項適用范圍有限；加濾波電容是實

20、驗調(diào)試階段常采取的應急措施；加選通脈沖則濾波電容是實驗調(diào)試階段常采取的應急措施；加選通脈沖則是行之有效的方法。目前許多是行之有效的方法。目前許多MSI器件都備有使能器件都備有使能(選通控制選通控制)端，端， 為加選通信號消除毛刺提供了方便。為加選通信號消除毛刺提供了方便。 ACBCBAY本節(jié)小結組合電路的特點：在任何時刻的輸出只取決于當組合電路的特點：在任何時刻的輸出只取決于當時的輸入信號，而時的輸入信號，而與電路原來所處的狀態(tài)無關與電路原來所處的狀態(tài)無關。實現(xiàn)。實現(xiàn)組合電路的基礎是邏輯代數(shù)和門電路。組合電路的基礎是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯組合電路的邏輯功能

21、可用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等表達式、卡諾圖和波形圖等5種方法來描述，它們在本種方法來描述，它們在本質上是相通的，可以互相轉換。質上是相通的，可以互相轉換。組合電路的設計步驟：邏輯圖組合電路的設計步驟：邏輯圖寫出邏輯表達式寫出邏輯表達式邏輯表達式化簡邏輯表達式化簡列出真值表列出真值表邏輯功能描述。邏輯功能描述。組合電路的設計步驟：列出真值表組合電路的設計步驟：列出真值表寫出邏輯表寫出邏輯表達式或畫出卡諾圖達式或畫出卡諾圖邏輯表達式化簡和變換邏輯表達式化簡和變換畫出邏畫出邏輯圖。輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)在許多情況下，如果用中、大規(guī)模集成電路來實現(xiàn)組合函

22、數(shù)，可以取得事半功倍的效果。組合函數(shù)，可以取得事半功倍的效果。加法器加法器1、半加器、半加器3.3.4. 1 半加器和全加半加器和全加器器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。 半加器真值表 Ai Bi Ci Si 0 0 0 1 1 0 1 1 0 0 0 1 0 1 1 0 iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)向高位的進位本位的和2、全加器、全加器能對兩個多位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai Bi Ci-1Si C

23、i0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)， Ci-1：低位來的進位，Si：本位的和， Ci：向高位的進位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號=1&am

24、p;AiBiCi-1SiCi (a) 邏輯圖 (c) 國標符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS11iiiiiiiCBCABAC 用與門和或門實現(xiàn)用與門和或門實現(xiàn)1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci111 Ai Bi Ci-1& 用與或非門實現(xiàn)用與或非門實現(xiàn) AiBiCi-1000111100010111010 S

25、i的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。為此，合并值為0的最小項。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC實現(xiàn)多位二進制數(shù)相加的電路稱為多位加法器。實現(xiàn)多位二進制數(shù)相加的電路稱為多位加法器。 1、串行進位加法器、串行進位加法器3

26、.3. 4.2 多位加法器多位加法器：把把n位全加器串聯(lián)起來，低位全加器的進位輸出位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。連接到相鄰的高位全加器的進位輸入。如圖：為實現(xiàn)兩個四位二進制數(shù)如圖：為實現(xiàn)兩個四位二進制數(shù) A3A2A1A0 + B3B2B1B0 的電路。的電路。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進位信號是由低位向高位逐級傳遞的，速度不高。進位信號是由低位向高位逐級傳遞的，速度不高。2、并行進位加法器（超前進位加法器）、并行進位加法器（超前進位加法器） i

27、iiBAG iiiBAP進位生成項進位生成項進位傳遞條件進位傳遞條件11)(iiiiiiiiiCPGCBABAC進位表達式進位表達式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表達式和表達式4位超前進位加位超前進位加法器遞推公式法器遞推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=

28、1&C0C1C21&=1=1=1=1&=1& 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0

29、 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級連加法器的級連集成二進制集成二進制4位位超前進位加法器超前進位加法器3.3.4. 3 加法器的應用加法器的應用1、8421 BCD碼轉換為余碼轉換為余3碼碼 BCD 碼 0 0 1 1余 3 碼 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加數(shù)/被減數(shù)加

30、數(shù)/減數(shù)加減控制BCD碼碼+0011=余余3碼碼2、二進制并行加法、二進制并行加法/減法器減法器C0-10時，時，B 0=B，電路，電路執(zhí)行執(zhí)行A+B運算；當運算；當C0-11時，時，B 1=B，電路執(zhí)行，電路執(zhí)行AB=A+B運算。運算。3、二、二-十進制加法器十進制加法器C&進位輸出被加數(shù)加數(shù)“0”1&8421 BCD 輸出 S3 S2 S1 S0C3 4 位二進制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 4 位二進制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0進位輸入13233SSSSCC修正條件修正條

31、件本節(jié)小結能對兩個能對兩個1位二進制數(shù)進行相加而求得和及進位的位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。邏輯電路稱為半加器。能對兩個多位二進制數(shù)進行相加并考慮低位來的能對兩個多位二進制數(shù)進行相加并考慮低位來的進位，即相當于進位，即相當于3 3個個1位二進制數(shù)的相加，求得和及位二進制數(shù)的相加，求得和及進位的邏輯電路稱為全加器。進位的邏輯電路稱為全加器。實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。按照實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。按照進位方式的不同，加法器分為串行進位加法器和超進位方式的不同，加法器分為串行進位加法器和超前進位加法器兩種。串行進位加法器電路簡單、但前進位加法器兩種。串

32、行進位加法器電路簡單、但速度較慢，超前進位加法器速度較快、但電路復雜。速度較慢，超前進位加法器速度較快、但電路復雜。加法器除用來實現(xiàn)兩個二進制數(shù)相加外，還可用加法器除用來實現(xiàn)兩個二進制數(shù)相加外，還可用來設計代碼轉換電路、二進制減法器和十進制加法來設計代碼轉換電路、二進制減法器和十進制加法器等。器等。3.3 .5 數(shù)值比較器數(shù)值比較器用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。值比較器，簡稱比較器。 1位數(shù)值比較器位數(shù)值比較器設設AB時時L11；AB時時L21；AB時時L31。得得1位數(shù)值比較器的真值表。位數(shù)值比較器的真值表。

33、A BL1(AB) L2(AB) L3(A=B) L2(AB、AB AB) L2(AB) L3(A=B)111&1111111111&1&邏輯圖邏輯圖3.3.5.3 比較器的級聯(lián)比較器的級聯(lián) 16 15 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB ABAB AB ABAB AB ABAB AB、 AB ABAB AB ABAB AB ABAB AB必須預先預置為必須預先預置為1 ，最低最低4位的級聯(lián)輸入端位的級聯(lián)輸入端AB AB AB AB AB

34、 AB AB AB AB AB AB A=B本節(jié)小結在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)常需要對兩個二進制數(shù)進行大小判別，然常需要對兩個二進制數(shù)進行大小判別，然后根據(jù)判別結果轉向執(zhí)行某種操作。用來后根據(jù)判別結果轉向執(zhí)行某種操作。用來完成兩個二進制數(shù)的大小比較的邏輯電路完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進行比較的路中，數(shù)值比較器的輸入是要進行比較的兩個二進制數(shù)，輸出是比較的結果。兩個二進制數(shù)，輸出是比較的結果。利用集成數(shù)值比較器的級聯(lián)輸入端，很利用集成數(shù)值比較器的級

35、聯(lián)輸入端，很容易構成更多位數(shù)的數(shù)值比較器。數(shù)值比容易構成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴展方式有串聯(lián)和并聯(lián)兩種。擴展較器的擴展方式有串聯(lián)和并聯(lián)兩種。擴展時需注意時需注意TTL電路與電路與CMOS電路在連接方電路在連接方式上的區(qū)別。式上的區(qū)別。.4 編碼器編碼器實現(xiàn)編碼操作的電路稱為編碼器實現(xiàn)編碼操作的電路稱為編碼器。輸入 輸 出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 2.4.1 二進制編碼器二進制編碼器1、3位二進制編碼器位二進制編碼器輸輸入入8個互斥的信號個互斥的信

36、號輸輸出出3位二進制代碼位二進制代碼真真值值表表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構成(b) 由與非門構成111&邏邏輯輯表表達達式式邏輯圖邏輯圖2、 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1

37、Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0設設I7的優(yōu)先級別最高，的優(yōu)先級別最高，I6次之，依此類推，次之，依此類推，I0最低最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達式邏輯表達

38、式邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器如果要求輸出、輸入均為反變量，則只要在圖中如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。的每一個輸出端和輸入端都加上反相器就可以了。2、集成、集成3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7

39、 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1

40、 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6

41、 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二進制優(yōu)先編碼器位二進制優(yōu)先編碼器74LS14874LS148的級聯(lián)的級聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器優(yōu)先級別從015 II遞降輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 0

42、0 1 1 11 0 0 01 0 0 12.4.2 二二-十進制編碼器十進制編碼器1、8421 BCD碼編碼器碼編碼器輸輸入入10個互斥的數(shù)碼個互斥的數(shù)碼輸輸出出4位二進制代碼位二進制代碼真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達式邏輯表達式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構成Y3 Y2 Y1 Y0&邏輯圖邏輯圖I9 I8 I7 I6 I5

43、I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級別從 I9至 I0遞降邏輯表達式邏輯表達式124683468568789123456789345678956789789902458

44、934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在 每 一 個 輸 入 端 和 輸 出 端 都 加 上 反 相 器

45、， 便 可 得 到輸 入 和 輸 出 均 為 反 變 量 的 8421 BCD 碼優(yōu)先編碼器。 10線-4線優(yōu)先編碼器 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效本節(jié)小結用二進制代碼表示特定對象的過程用二進制代碼表示特定對象的過程稱為編碼；實現(xiàn)編碼操作的電路稱為稱為編碼；實現(xiàn)編碼操作的電路稱為編碼器。編碼器。編碼器分二進制編碼器和十進制編編碼器分二進制編碼器和十進制編碼器，各

46、種編碼器的工作原理類似，碼器，各種編碼器的工作原理類似，設計方法也相同。集成二進制編碼器設計方法也相同。集成二進制編碼器和集成十進制編碼器均采用優(yōu)先編碼和集成十進制編碼器均采用優(yōu)先編碼方案。方案。.5 譯碼器譯碼器譯碼器就是把一種代碼轉換為另一種代碼的電路。把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實現(xiàn)譯碼操作的電路稱為譯碼器。2.5.1 二進制譯碼器二進制譯碼器設二進制譯碼器的輸入端為設二進制譯碼器的輸入端為n個，則輸出端為個，則輸出端為2n個，個，且對應于輸入代碼的每一種狀態(tài)，且對應于輸入代碼的每一種狀態(tài)，2n個輸

47、出中只有個輸出中只有一個為一個為1（或為（或為0），其余全為），其余全為0（或為（或為1）。）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。又稱為變量譯碼器。1、3位二進制譯碼器位二進制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1

48、00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進制代碼位二進制代碼輸輸出出：8個互斥的信號個互斥的信號01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達式邏輯表達式邏輯圖邏輯圖電路特點電路特點：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器2、集成二進制譯碼器、集成二進制譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3

49、 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進制譯碼輸入端，為二進制譯碼輸入端， 為譯碼輸出端（低電平為譯碼輸出端（低電平有效），有效），G1、 、為選通控制端。當、為選通控制端。當G11、 時，時，譯碼器處于工作狀態(tài)；當譯碼器處于工作狀態(tài)；當G10、時，譯碼器處于、時，譯碼器處于禁止狀態(tài)。禁止狀態(tài)。07YYAG2BG2022BA

50、GG122BAGG真值表真值表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸輸入入：自然二進制碼：自然二進制碼輸輸出出：低

51、電平有效：低電平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能譯碼輸出 A0A1A2 A3 “1”譯碼輸入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73、74LS138的級聯(lián)的級聯(lián)4 線-16 線譯碼器二二-十進制譯碼器的輸入是十進制數(shù)的十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（位二進制編碼（BCD碼），分別用碼），分別用A3、A2、A1、A0表示；輸出的是與表示；輸出

52、的是與10個十進制數(shù)字相個十進制數(shù)字相對應的對應的10個信號，用個信號，用Y9Y0表示。由于二表示。由于二-十進制譯碼器有十進制譯碼器有4根輸入線，根輸入線，10根輸出線，根輸出線，所以又稱為所以又稱為4線線-10線譯碼器。線譯碼器。2.5.2 二二-十進制譯碼器十進制譯碼器1、8421 BCD碼譯碼器碼譯碼器把二把二-十進制代碼翻譯成十進制代碼翻譯成10個十進制數(shù)個十進制數(shù)字信號的電路，稱為二字信號的電路，稱為二-十進制譯碼器十進制譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00

53、1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAA

54、AYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達式邏輯表達式邏輯圖邏輯圖采用完全譯碼方案 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為反變量，將與門換成與非門，則輸出為反變量，即為低電平有效即為低電平有效。、集成、集成8421 BCD碼碼譯碼器譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y

55、9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖輸出為反變量，即為低電平有效，并且采用完全譯碼方案。abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefgh2.5.3 顯示譯碼器顯示譯碼器1、數(shù)碼顯示器、數(shù)碼顯示器用來驅動各種顯示器件，從而將用二進制代碼表用來驅動各種顯示器件，從而將

56、用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。示出來的電路，稱為顯示譯碼器。b=c=f=g=1，a=d=e=0時時c=d=e=f=g=1，a=b=0時時共陰極共陰極2、顯示譯碼器、顯示譯碼器真值表僅適用于共陰極真值表僅適用于共陰極LED真值表真值表 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡諾圖的卡諾圖 A3A2A1A000011110001110110111111010b的卡諾圖的卡諾圖 A3A2A1A000011110001110111

57、111111001c的卡諾圖的卡諾圖01012AAAAAb012AAAc A3A2A1A000011110001010101011101011d的卡諾圖的卡諾圖 A3A2A1A000011110001010100011001011e的卡諾圖的卡諾圖012120102AAAAAAAAAd0102AAAAe A3A2A1A000011110001110101111001001f的卡諾圖的卡諾圖 A3A2A1A000011110000110101111101011g的卡諾圖的卡諾圖0212013AAAAAAAf1212013AAAAAAAg邏輯表達式邏輯表達式12120130212013010201

58、2120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa邏輯圖邏輯圖a b c d e f g A3 A2 A1 A01111&2、集成顯示譯碼器、集成顯示譯碼器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖引腳排列圖輸 入輸 出功 能 或十 進 制 數(shù)LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (滅

59、 燈 )LT (試 燈 )RBI (動 態(tài) 滅 零 ) 0 1 0 0 0 0 00(輸 入 )100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01

60、1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表由真值表可以看出，為了增強器件的功能，在 74LS48 中還設置了一些輔助端。這些輔助端的功能如下：（1）試燈輸入端LT：低電平有效。當LT0 時，數(shù)碼管的七段應全亮，與輸入的譯碼信號無關。本輸入端用于測試數(shù)碼管的好壞。（2）動態(tài)滅零輸入端RBI：低電平有效。當LT1、RBI0、且譯碼輸入全為 0 時，該位輸出不顯示，即 0 字被熄滅；當譯碼輸入不全為 0 時，該位正常顯示。本輸入端用于消隱無效的 0。如數(shù)據(jù)0034.50 可顯示為 34.5。（3）滅燈輸入/動態(tài)滅零輸出端RBOBI /：這是一個