基于CPLD的頻率計(jì)設(shè)計(jì)

1、內(nèi)蒙古科技大學(xué)本科生畢業(yè)設(shè)計(jì)說明書（畢業(yè)論文）題 目：基于CPLD的頻率計(jì)設(shè)計(jì) 學(xué)生姓名：李 松學(xué) 號：專 業(yè)：測控技術(shù)與儀器班 級：測控05-3班指導(dǎo)教師：燕芳 講師基于CPLD的頻率計(jì)設(shè)計(jì)摘 要頻率計(jì)是一種基本的測量儀器，頻率測量是電子學(xué)測量中最為基本的測量之一。由于頻率信號抗干擾性強(qiáng)，易于傳輸，因此可以獲得較高的測量精度。所以它被廣泛應(yīng)用于航天、電子、測控等領(lǐng)域。復(fù)雜可編程邏輯器件（CPLD）具有集成度高、運(yùn)算速度快、開發(fā)周期短等特點(diǎn)，它的出現(xiàn)，改變了數(shù)字電路的設(shè)計(jì)方法，增強(qiáng)了設(shè)計(jì)的靈活性。鑒于此，本文提出了一種基于CPLD的數(shù)字頻率計(jì)的設(shè)計(jì)方法。該設(shè)計(jì)電路簡潔，軟件潛力得到充分挖掘，低

2、頻段測量精度高，有效防止了干擾的侵入。從實(shí)驗(yàn)結(jié)果上看，采用CPLD設(shè)計(jì)的電子電路，可以彌補(bǔ)傳統(tǒng)硬件電子電路設(shè)計(jì)中的不足。在硬件設(shè)計(jì)中不能完成的仿真實(shí)驗(yàn)可以在軟件設(shè)計(jì)中實(shí)現(xiàn)，這是利用CPLD設(shè)計(jì)的最大優(yōu)點(diǎn)。同時(shí)程序在EDA軟件平臺Max+plusII上編譯仿真后使結(jié)果更加清晰，波形測試點(diǎn)讀數(shù)精確，參數(shù)調(diào)節(jié)方便。因此軟件仿真設(shè)計(jì)可以節(jié)省設(shè)計(jì)資源，減少設(shè)計(jì)步驟，縮短設(shè)計(jì)周期。關(guān)鍵詞：頻率計(jì)；EDA技術(shù)；CPLD；Design of the frequency meter based on CPLDAbstractFrequency meter is a basic measuring instrum

3、ent, and measuring electronics are the most basic one of the measurements. Because the strong anti-jamming is easy to transport, so the measurement accuracy of frequency signals can be higher. It is so widely used in aerospace, electronics, measurement and control fields and so on.Complex programmab

4、le logic device (CPLD) has the of characteristics of highly integrated, high computing speed, shorter development cycle and so on, the appearance of it changs the methods of digital circuit design, and enhances design flexibility. In view of this, this paper produces a CPLD-based digital frequency m

5、eters design method. This designs circuit is simple, softwares potential is fully tapped and low-frequency measurements have high accuracy, effectively preventing the intrusion of the interference. The experimental results from the point of view, the use of CPLD design of electronic circuits can mak

6、e up for the traditional hardware designing electronic circuits deficiencies. Some simulation results can not be completed in the hardware design, but can be achieved in software design, this is the greatest advantages of the CPLD design. At the same time, the procedures can compile on the EDA softw

7、are platform-Max+plusII, so that the results after the simulation are even more clear, readings of test point waveforms are accurate, parameters are adjusted facilitatily. Therefore the software simulation design can save resources, reduce design steps and shorten the design cycle.Key words: Frequen

8、cy meter; EDA technology; CPLD;目 錄摘 要IAbstractII目 錄III第一章 緒 論11.1 基于CPLD的頻率計(jì)系統(tǒng)設(shè)計(jì)工程背景11.2 頻率計(jì)設(shè)計(jì)的目的和意義21.2.1 頻率計(jì)設(shè)計(jì)的目的21.2.2 頻率計(jì)設(shè)計(jì)的意義21.3 論文所做的工作及研究內(nèi)容3第二章 設(shè)計(jì)環(huán)境介紹52.1 EDA技術(shù)的發(fā)展及VHDL簡介52.1.1 EDA技術(shù)的發(fā)展52.1.2 CPLD器件及其特點(diǎn)62.1.3 VHDL簡介62.2 基于EDA的CPLD/FPGA設(shè)計(jì)流程82.2.1 設(shè)計(jì)輸入（原理圖/HDL文本編輯）82.2.2 綜合92.2.3 適配92.2.4 時(shí)序仿真

9、與功能仿真92.2.5 編程下載102.2.6 硬件測試102.3 Max+Plus開發(fā)工具102.3.1 Max+Plus的功能102.3.2 系統(tǒng)要求112.3.3 Max+Plus的設(shè)計(jì)過程11第三章 頻率計(jì)的設(shè)計(jì)方案133.1 傳統(tǒng)方法133.2 現(xiàn)代方法143.3 數(shù)字頻率計(jì)的設(shè)計(jì)原理153.4 數(shù)字頻率計(jì)的設(shè)計(jì)方法18第四章 頻率計(jì)的硬件設(shè)計(jì)過程234.1 電源部分234.2 整形部分234.3 CPLD芯片244.4 顯示部分254.5 報(bào)警部分274.6 鍵盤部分284.7 晶振部分28第五章 頻率計(jì)的軟件設(shè)計(jì)過程295.1 基于直接測頻法設(shè)計(jì)部分295.1.1 分頻器模塊29

10、5.1.2 閘門定時(shí)模塊335.1.3測頻控制信號發(fā)生器模塊345.1.4計(jì)數(shù)器模塊375.1.5鎖存器模塊395.1.6顯示模塊405.2 基于等精度測頻法設(shè)計(jì)部分415.2.1校正模塊415.2.2分頻器模塊415.2.3 D觸發(fā)器模塊425.2.4除法器模塊435.2.5乘法器模塊445.2.6高、低位轉(zhuǎn)換模塊445.3 模塊下載45第六章 調(diào)試476.1 硬件調(diào)試476.2 軟件調(diào)試486.3 結(jié)論50參考文獻(xiàn)51附錄A 設(shè)計(jì)源程序53直接測頻法53等精度測頻法57附錄B 電路圖63基于CPLD的頻率計(jì)頂層電路設(shè)計(jì)圖（1）-直接測頻法63基于CPLD的頻率計(jì)頂層電路設(shè)計(jì)圖（2）-等精度

11、測頻法64基于CPLD的頻率計(jì)硬件電路設(shè)計(jì)圖（3）-直接測頻法65基于CPLD的頻率計(jì)硬件電路設(shè)計(jì)圖（4）-等精度測頻法66致 謝67第一章 緒 論1.1 基于CPLD的頻率計(jì)系統(tǒng)設(shè)計(jì)工程背景20世紀(jì)后期，信息技術(shù)、電子技術(shù)獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力地推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的大大提高。微電子技術(shù)的進(jìn)步使集成電路設(shè)計(jì)在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展，在功能上，現(xiàn)代集成電路已能實(shí)現(xiàn)單片電子系統(tǒng)SOC（System on chip）的功能。進(jìn)入九十年代后，復(fù)雜可編程邏輯器件（Complex Programmable Logi

12、c Device）已經(jīng)成為ASIC的主流產(chǎn)品，在整個ASIC市場占有了較大的份額。它們一般具有可重編程特性，實(shí)現(xiàn)的工藝有EPROM技術(shù)、閃爍EPROM技術(shù)和EPROM技術(shù)，可用固定長度的金屬線實(shí)現(xiàn)邏輯單元之間的互連。這種連續(xù)式結(jié)構(gòu)能夠方便地預(yù)測設(shè)計(jì)的時(shí)序，同時(shí)保證了CPLD的高速性能。CPLD的集成度一般可達(dá)數(shù)千甚至數(shù)萬門，能夠?qū)崿F(xiàn)較大規(guī)模的電路集成。現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA（Electronics Design Automation）技術(shù)。就是依賴功能強(qiáng)大的計(jì)算機(jī)，使設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)。EDA技術(shù)在硬件實(shí)現(xiàn)方面融合

13、了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計(jì)技術(shù)、ASIC測試和封裝技術(shù)、FPGA/CPLD編程下載技術(shù)、自動測試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測試（CAT）、計(jì)算機(jī)輔助工程（CAE）技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念，而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計(jì)理論、數(shù)字信號處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長線技術(shù)理論等等，因此EDA技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。1.2 頻率計(jì)設(shè)計(jì)的目的和意義1.2.1 頻率計(jì)設(shè)計(jì)的目的隨著科學(xué)技術(shù)與計(jì)算機(jī)應(yīng)用的不斷發(fā)展，測量控制系統(tǒng)層出不窮。在被測信號中，較多的是模擬和

14、數(shù)字開關(guān)信號。此外還經(jīng)常遇到以頻率為參數(shù)的測量信號。例如流量，轉(zhuǎn)速晶體壓力傳感以及參變量頻率轉(zhuǎn)換后的信號等等。對于這些以頻率為參數(shù)的被測信號通常采用測頻法，頻率的測量在生產(chǎn)和科研部門中經(jīng)常使用，也是一些大型系統(tǒng)實(shí)時(shí)檢測的重要組成部分。數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波、尖脈沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的周期。經(jīng)過改裝，可以測量脈沖寬度，做成數(shù)字式脈寬測量儀；可以測量電容做成數(shù)字式電容測量儀；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計(jì)價(jià)器等。因此數(shù)字頻率計(jì)在測量物理量方面應(yīng)用廣泛。隨著數(shù)字電路的飛速發(fā)展，

15、數(shù)字頻率計(jì)的發(fā)展也很快。通常能對頻率和時(shí)間兩種以上的功能進(jìn)行數(shù)字化測量的儀器，稱為數(shù)字式頻率計(jì)（通用計(jì)數(shù)器或數(shù)字式技術(shù)器）。   1.2.2 頻率計(jì)設(shè)計(jì)的意義在傳統(tǒng)的控制系統(tǒng)中，通常將單片機(jī)作為控制核心并輔以相應(yīng)的元器件構(gòu)成一個整體。但這種方法硬件連線復(fù)雜、可靠性差，且在實(shí)際應(yīng)用中往往需要外加擴(kuò)展芯片，這無疑會增大控制系統(tǒng)的體積，還會增加引入干擾的可能性。對一些體積小的控制系統(tǒng)，要求以盡可能小的器件體積實(shí)現(xiàn)盡可能復(fù)雜的控制功能，直接應(yīng)用單片機(jī)及其擴(kuò)展芯片就難以達(dá)到所期望的效果。 目前許多高精度的數(shù)字頻率計(jì)都采用單片機(jī)加上外部的高速計(jì)數(shù)器來實(shí)現(xiàn)。然而單片機(jī)的時(shí)鐘頻率不高導(dǎo)致測

16、速比較慢，并且在這種設(shè)計(jì)中，由于PCB板的集成度不高，導(dǎo)致PCB板面積大，信號走線長，因此難以提高計(jì)數(shù)器的工作頻率。此外，PCB板的集成度不高還會使得高頻信號容易受到外界的干擾，從而大大降低了測量精度。復(fù)雜可編程邏輯器件（CPLD）具有集成度高、運(yùn)算速度快、開發(fā)周期短等特點(diǎn)，基于CPLD的數(shù)字頻率計(jì)的設(shè)計(jì)電路簡潔，軟件潛力得到充分挖掘，低頻段測量精度高，有效防止了干擾的侵入。其獨(dú)到之處體現(xiàn)在用軟件取代了硬件?；贑PLD設(shè)計(jì)的頻率計(jì)，在傳統(tǒng)意義設(shè)計(jì)上實(shí)現(xiàn)了一些突破。1、用單元電路或單片機(jī)技術(shù)設(shè)計(jì)的頻率計(jì)電路復(fù)雜、穩(wěn)定性差。采用CPLD就能夠克服這一點(diǎn)，它可以把具有控制功能的各個模塊程序下載在一

17、塊芯片上。這一塊芯片就能代替原來的許許多多的單元電路或單片機(jī)的控制芯片和大量的外圍電路。大大的簡化了電路結(jié)構(gòu)，提高了電路穩(wěn)定性。2、以往的頻率計(jì)測量范圍都是有限的，為測量不同頻率的信號都要專門的設(shè)計(jì)某一部分電路，這樣很麻煩。而基于CPLD設(shè)計(jì)的頻率計(jì)可以通過修改VHDL語言程序來達(dá)到改變測量范圍的目的。1.3 論文所做的工作及研究內(nèi)容隨著EDA技術(shù)的發(fā)展和可編程邏輯器件的廣泛使用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。基于EDA技術(shù)和硬件描述語言的自上而下的設(shè)計(jì)技術(shù)正在承擔(dān)起越來越多的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。本設(shè)計(jì)主要論述了利用CPLD實(shí)現(xiàn)多功能頻率計(jì)的過程，使得頻

18、率計(jì)具有了測量精度高、功能豐富、控制靈活等特點(diǎn)。該頻率計(jì)按照直接測頻法、等精度測頻法的原理，克服了傳統(tǒng)技術(shù)中測頻精度隨被測信號頻率下降而下降的缺點(diǎn)。兩種測量方法測量均具有較高的測量精度。 本設(shè)計(jì)主要工作包括以下幾項(xiàng)內(nèi)容：1、簡述了當(dāng)今頻率計(jì)的發(fā)展情況，對幾種常用的測頻方法進(jìn)行了介紹和對比。2、在CPLD基礎(chǔ)上分別采用直接測頻法、等精度測頻法來實(shí)現(xiàn)對頻率的測量。3、完成了基于EDA平臺Max+plusII的CPLD的軟件電路設(shè)計(jì)，并且編譯調(diào)試。4、利用CPLD芯片完成了硬件電路設(shè)計(jì)及下載、調(diào)試。第二章 設(shè)計(jì)環(huán)境介紹本設(shè)計(jì)采用VHDL硬件描述語言及原理圖設(shè)計(jì)模塊作為設(shè)計(jì)輸入，內(nèi)部有強(qiáng)大的庫支持，在

19、電子設(shè)計(jì)的各個階段、各個層次通過計(jì)算機(jī)模擬仿真驗(yàn)證。2.1 EDA技術(shù)的發(fā)展及VHDL簡介2.1.1 EDA技術(shù)的發(fā)展EDA技術(shù)發(fā)展的歷程同大規(guī)模集成電路設(shè)計(jì)技術(shù)、計(jì)算機(jī)輔助工程、可編程邏輯器件，以及電子設(shè)計(jì)技術(shù)和工藝的發(fā)展是同步的。EDA技術(shù)在進(jìn)入21世紀(jì)以后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個方面：1、電子設(shè)計(jì)成果以自主知識產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能。2、電子技術(shù)全方位納入EDA領(lǐng)域，除了日益成熟的數(shù)字技術(shù)外，傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)建模理念發(fā)生了重大的變化：軟件無線電技術(shù)的崛起，模擬電路系統(tǒng)硬件描述語言的表達(dá)和設(shè)計(jì)的標(biāo)準(zhǔn)化，系統(tǒng)可編程模擬器件的出現(xiàn)，數(shù)字信號處理和圖像處理的全硬件實(shí)

20、現(xiàn)方案普遍接受，軟硬件技術(shù)的進(jìn)一步融合等。3、在方針和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDA軟件不斷推出。4、EDA技術(shù)使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容：模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、ASIC與GPGA、行為與結(jié)構(gòu)等。5、更大規(guī)模的FPGA和CPLD器件的不斷推出。6、基于EDA工具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元以涵蓋了大規(guī)模電子系統(tǒng)及IP核模塊。軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)。（ IP即Intellectual Property，即知識產(chǎn)權(quán)的簡稱，往往指一個公司出售給另一個公司的硬件設(shè)計(jì)包）。2.1.2 CPLD器件及其特點(diǎn)CPL

21、D器件繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點(diǎn)，又克服了ASIC設(shè)計(jì)周期長、投資大、靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字軟硬件電路設(shè)計(jì)的理想首選，它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化、可編程性和實(shí)現(xiàn)方案容易改等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)（一般在10000件以下）之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。CPLD器件內(nèi)部

22、采用自頂向下的方法：首先定義好系統(tǒng)高層次的功能，然后按照要求對系統(tǒng)進(jìn)行分解，分解出的每個子系統(tǒng)具有相應(yīng)的功能，對這些子系統(tǒng)仍然可以繼續(xù)分解，直到分解為許多基本邏輯模塊，從頂層到底層的設(shè)計(jì)層次清楚。底層各功能模塊采用原理圖輸入方式，過程簡單，另外的優(yōu)點(diǎn)是各模塊均可進(jìn)行功能仿真，便于發(fā)現(xiàn)錯誤和進(jìn)行修改。CPLD也是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。2.1.3 VHDL簡介VHDL（Very High Speed Int

23、egrated Circuit Hardware Description Language，超高速集成電路硬件描述語言）是在20世紀(jì)80年代后期，由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級用VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而

24、實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)。VHDL語言覆蓋面廣、描述能力強(qiáng)，能支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測試，是一種多層次的硬件描述語言。一個VHDL設(shè)計(jì)由若干個VHDL文件構(gòu)成，每個文件主要包含如下三個部分中的一個或全部：1、程序包（Package）；2、實(shí)體（Entity）；3、結(jié)構(gòu)體（Architecture）。其各自部分作用如圖2.1 所示：圖2.1 VHDL的各部分作用一個完整的VHDL設(shè)計(jì)必須包含一個實(shí)體和一個與之對應(yīng)的結(jié)構(gòu)體。一個實(shí)體可對應(yīng)多個結(jié)構(gòu)體，以說明采用不同方法來描述電路。2.2 基于EDA的CPLD/FPGA設(shè)計(jì)流程一個完整的、典型的EDA設(shè)計(jì)流程既是自頂向下設(shè)計(jì)方

25、法的具體實(shí)施途徑，也是EDA工具軟件本身的組成結(jié)構(gòu)。基于EDA的CPLD/FPGA設(shè)計(jì)流程包括：2.2.1 設(shè)計(jì)輸入（原理圖/HDL文本編輯）1、圖形輸入圖形輸入通常包括狀態(tài)圖輸入、波形圖輸入和原理圖輸入三種常用方法。狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪制出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。波形圖輸入方法則是將待設(shè)計(jì)的電路看成是一個黑盒子，只需告訴EDA工具該黑盒電子電路的輸入和輸出時(shí)序波形圖，EDA工具即能據(jù)此完成黑盒子電路的設(shè)計(jì)。原理圖輸入方法類似于傳統(tǒng)電子設(shè)計(jì)方法的原理圖編輯輸入方式，即

26、在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。原理圖由邏輯器件（符號）和連接線構(gòu)成，圖中的邏輯器件可以是EDA軟件庫中預(yù)制的功能模塊，如與門、或門、非門、觸發(fā)器以及各種含74系列器件功能的宏功能塊，甚至還有一些類似于IP的功能塊。原理圖編輯繪制完成后，原理圖編輯器將對輸入的圖形文件進(jìn)行排錯，之后再將其編譯成適用于邏輯綜合的網(wǎng)表文件。用原理圖表達(dá)的輸入方法的優(yōu)點(diǎn)如下：（1）設(shè)計(jì)者進(jìn)行電子線路設(shè)計(jì)不需要增加新的相關(guān)知識，如VHDL等。（2）方法與用PROTEEL作圖相似，設(shè)計(jì)過程形象直觀，適用于初學(xué)或演示教學(xué)。（3）對于較小的電路模型，其結(jié)構(gòu)與實(shí)際電路十分接近，設(shè)計(jì)者易于把握電路全局

27、。（4）由于設(shè)計(jì)方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。2、HDL文本輸入這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言（HDL）的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入?？梢哉f，應(yīng)用HDL文本輸入的方法為EDA技術(shù)的應(yīng)用和發(fā)展打開了一個廣闊的天地。2.2.2 綜合整個綜合過程就是將設(shè)計(jì)者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就

28、是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來，成為相應(yīng)的映射關(guān)系。如果把綜合理解為映射過程，那么顯然這種映射不是唯一的，并且綜合的優(yōu)化也不是單純的或一個方向的。為了達(dá)到速度、面積、性能的要求，往往需要對綜合加以約束，稱為綜合約束。2.2.3 適配適配器也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必須屬于原綜合器指定的目標(biāo)器件系列。通常，EDA軟件中的綜合器可由專業(yè)的第三方EDA公司提供的，而適配器則需由FPGA/CPLD供應(yīng)商提供。因?yàn)檫m配器的適配對

29、象直接與器件的結(jié)構(gòu)細(xì)節(jié)相對應(yīng)。邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。2.2.4 時(shí)序仿真與功能仿真在編程下載前必須利用EDA工具對適配生成的結(jié)果進(jìn)行模擬測試，就是所謂的仿真。仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫對CPLD設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯誤。2.2.5 編程下載把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證（Hardware Deb

30、ugging）。通常，將對CPLD的下載稱為編程（Program），對FPGA中的SRAM進(jìn)行直接下載的方式稱為配置（Configure）。2.2.6 硬件測試最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一的測試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯誤，改進(jìn)設(shè)計(jì)。2.3 Max+Plus開發(fā)工具2.3.1 Max+Plus的功能Max+Plus（Multiple Array Matrix and Programmable Logic User System）開發(fā)工具是美國Altera公司自行設(shè)計(jì)的一種CAE軟件工具，是為開發(fā)其可編程控制器件而推出的專用軟件，其

31、易學(xué)、易用、界面友好且集成程度高。它具有全面的邏輯設(shè)計(jì)能力，設(shè)計(jì)者可以自由組合文本、圖形和波形輸入法，建立起層次化的單器件或多器件設(shè)計(jì)。利用該工具配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計(jì)的電路圖或電路描述程序變成基本的邏輯單元寫入到可編程芯片中（如CPLD、FPGA），做成ASIC芯片。Max+Plus支持FLEX、MAX及Classic等系列EDA器件，設(shè)計(jì)者無須精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用自己熟悉的設(shè)計(jì)輸入工具，如高級行為語言、原理圖或波形圖進(jìn)行設(shè)計(jì)輸入，它便將這些設(shè)計(jì)轉(zhuǎn)換成目標(biāo)結(jié)構(gòu)所要求的格式，從而簡化了設(shè)計(jì)過程。而且Max+Plus提供了豐富的邏輯功能庫供設(shè)計(jì)者使用。設(shè)計(jì)

32、者利用以上這些庫及自己添加的宏功能模塊，可大大減輕設(shè)計(jì)的工作量.，減輕了設(shè)計(jì)者的工作負(fù)擔(dān)，使設(shè)計(jì)者可以快速完成所需的設(shè)計(jì)。使用該軟件，用戶從開始設(shè)計(jì)邏輯到完成器件下載編程一般只需數(shù)個小時(shí)時(shí)間，其中設(shè)計(jì)的編輯時(shí)間往往僅需數(shù)分鐘。用于可在一個工作日內(nèi)完成實(shí)現(xiàn)設(shè)計(jì)項(xiàng)目的多次修改，直至最終設(shè)計(jì)定型。Max+plusII支持的設(shè)計(jì)輸入方式主要有4種：圖形輸入（gdf文件）、AHDL語言（Altera 公司自定義的HDL）、VerilogHDL以及VHDL。還有其他常用的EDA工具產(chǎn)生的輸入文件，如EDIF文件；Floorplan編輯器（低層編輯程序），可方便進(jìn)行管腳鎖定，邏輯單元分配；層次化設(shè)計(jì)管理；L

33、PM（可調(diào)參數(shù)模塊）。Max+plusII支持的設(shè)計(jì)校驗(yàn)：時(shí)序分析、功能仿真、時(shí)序仿真、波形分析/模擬器、生成一些標(biāo)準(zhǔn)文件為其他EDA工具使用。2.3.2 系統(tǒng)要求Max+plusII軟件對計(jì)算機(jī)的要求較低：操作系統(tǒng)：Windows 95/98或Windows 2000；安裝所占空間：80Mbytes；內(nèi)存要求：可用內(nèi)存48MB（物理內(nèi)存及虛存之和），其中物理內(nèi)存至少16MB。2.3.3 Max+Plus的設(shè)計(jì)過程Max+Plus軟件設(shè)計(jì)的流程應(yīng)包括5個部分。 圖2.2 設(shè)計(jì)流程圖1、設(shè)計(jì)輸入 可以采用原理圖輸入、HDL語言描述、EDIF網(wǎng)表讀入及波形輸入等方式。2、功能仿真 此時(shí)為零延時(shí)模式

34、，主要為檢驗(yàn)輸入是否有誤。3、項(xiàng)目編譯 主要完成器件的選擇及配置，邏輯的綜合及器件的裝入，延時(shí)信息的提取。圖2.3 Max+Plus編譯器的編譯過程4、驗(yàn)證仿真 將編譯產(chǎn)生的延時(shí)信息加入到設(shè)計(jì)中，進(jìn)行布局后的仿真，是與實(shí)際器件工作時(shí)情況基本相同的仿真。5、編程校驗(yàn) 用驗(yàn)證仿真確認(rèn)的配置文件經(jīng)EPROM或編程電纜配置可編程器件，加入實(shí)際激勵，進(jìn)行測試，以檢查是否完成預(yù)定功能。以上各步如果出現(xiàn)錯誤的現(xiàn)象，則需重新回到設(shè)計(jì)輸入階段，改正錯誤輸入或調(diào)整電路后重復(fù)上述過程。 第三章 頻率計(jì)的設(shè)計(jì)方案3.1 傳統(tǒng)方法傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設(shè)計(jì)中，手工設(shè)計(jì)占了較大的比例。一般先按電子系統(tǒng)的具體功能要求進(jìn)行

35、功能劃分，然后對每個子模塊畫出真值表，用卡諾圖進(jìn)行手工邏輯簡化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測與調(diào)試。手工設(shè)計(jì)方法的缺點(diǎn)是：（1）復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。（2）如果某一過程存在錯誤，查找和修改十分不便。（3）設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。（4）對于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。（5）只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。傳統(tǒng)的集成電路設(shè)計(jì)流程圖如下：圖3.1 傳統(tǒng)的集成電路設(shè)計(jì)流程圖傳統(tǒng)的手工設(shè)計(jì)發(fā)展而來的自底向上的設(shè)計(jì)方法，如圖3-2所示。在進(jìn)行手式電路設(shè)計(jì)時(shí)，一個硬件系統(tǒng)的實(shí)現(xiàn)過程是從

36、選擇具體的元器件開始的。圖3.2 自底向上的設(shè)計(jì)方法這些傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計(jì)主要基于標(biāo)準(zhǔn)邏輯器件，如TIL系列、CMOS系列，采用“bottomup”（自底向上）的方法構(gòu)成系統(tǒng)。這種“試湊法”設(shè)計(jì)無固定套路可尋，主要憑借設(shè)計(jì)者的經(jīng)驗(yàn)，所設(shè)計(jì)的數(shù)字系統(tǒng)雖然不乏構(gòu)思巧妙者，但往往要用很多標(biāo)準(zhǔn)器件。3.2 現(xiàn)代方法隨著集成電路發(fā)展，自底向上的設(shè)計(jì)方法已逐步被現(xiàn)代的自頂向下的設(shè)計(jì)方法所取代。所謂自頂向下的設(shè)計(jì)，就是設(shè)計(jì)者首先從整體上規(guī)劃整個系統(tǒng)的功能和性能，然后對系統(tǒng)進(jìn)行劃分，分解為規(guī)模較小、功能較為簡單的局部模塊，并確立它們之間的相互關(guān)系，這種劃分過程可以不斷地進(jìn)行下去，直到劃分得到的單元可以映射到物

37、理實(shí)現(xiàn)。自頂向下的設(shè)計(jì)方法流程圖如下：圖3.3 自頂向下的設(shè)計(jì)方法流程圖與傳統(tǒng)的設(shè)計(jì)方法相比，EDA具有如下優(yōu)點(diǎn)：（1）采用硬件描述語言作為設(shè)計(jì)輸入。 （2）庫（Library）的引入。（3）設(shè)計(jì)文檔的管理。（4）強(qiáng)大的系統(tǒng)建模、電路仿真功能。（5）具有自主知識產(chǎn)權(quán)。（6）開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性。（7）適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。（8）全方位地利用計(jì)算機(jī)自動設(shè)計(jì)、仿真和測試技術(shù)。（9）對設(shè)計(jì)者的硬件知識和硬件經(jīng)驗(yàn)要求低。（10）高速性能好。這是與以CPU為主的電路系統(tǒng)相比。（11）純硬件系統(tǒng)的高可靠性。3.3 數(shù)字頻率計(jì)的設(shè)計(jì)原理頻率計(jì)是能夠測量和顯示信

38、號頻率的電路。所謂頻率，就是周期性信號在單位時(shí)間 （1 s）內(nèi)變化的次數(shù)。數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來顯示被測信號頻率的一種測量裝置。常用的測頻方法有兩種，一種是測周期法，一種是測頻率法。測周期法需要有基準(zhǔn)時(shí)鐘頻率Fs，在待測信號一個周期Tx內(nèi)，記錄基準(zhǔn)系統(tǒng)時(shí)鐘頻率的周期數(shù)Ns，則被測頻率可表示為： （3.1）測頻率法就是在一定時(shí)間間隔Tw（該時(shí)間定義為閘門時(shí)間）內(nèi)，測得這個周期性信號的重復(fù)交換次數(shù)為Nx，則其頻率可表示為： （3.2）這兩種方法的計(jì)數(shù)值會產(chǎn)生正負(fù)一個字的誤差，并且被測精度與計(jì)數(shù)器中記錄的數(shù)值Nx有關(guān)，為保證測試精度，一般對于低頻信號采用測周期法，對于高頻信號采用測頻率法。目

39、前常用的測頻方法可以分為三類，即：（1）比較法：通過與標(biāo)準(zhǔn)頻率Fs比較確定被測頻率Fx，測量精度主要取決于標(biāo)準(zhǔn)頻率Fs。主要方法有用于低頻頻率測量的拍頻法、示波器法和用于高頻頻段測量的差頻法等。（2）電路頻率特性測量法：由電路的已知參數(shù)與電路的頻率特性得到被測頻率Fx，主要方法包括用于低頻段的電橋法和用于高頻或微波頻段的諧振法。（3）記數(shù)器法：由單位時(shí)間內(nèi)周期信號的重復(fù)次數(shù)測得Fx。目前最常用的是電子計(jì)數(shù)器法，其測量精度主要取決于基準(zhǔn)時(shí)間和記數(shù)的量化誤差。而本設(shè)計(jì)用兩種方法實(shí)現(xiàn)測頻，第一種是直接測頻法。所設(shè)計(jì)的頻率計(jì)基本測量原理是，首先用頻率穩(wěn)定的標(biāo)準(zhǔn)信號產(chǎn)生閘門信號，并在一定的閘門時(shí)間內(nèi)，用

40、計(jì)數(shù)器計(jì)算待測信號脈沖的個數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。直接測頻法控制波形圖如下：圖3.4 直接測頻法時(shí)序控制波形圖直接測頻法的一般思路是：在精確規(guī)定計(jì)數(shù)允許周期T內(nèi)，計(jì)數(shù)器對被測信號的周期（脈沖）數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)允許周期T的長度決定了被測信號頻率的范圍。較長的計(jì)數(shù)允許周期T對低頻信號而言有利于改善測量精度，但對于高頻信號來說，則會產(chǎn)生溢出；較短的計(jì)數(shù)允許周期T對低頻信號的測量，雖然精度降低，但能測量的最大頻率較高，且不會溢出。因此本設(shè)計(jì)為提高測頻精度，加入4個量程檔位。1檔為0Hz9999Hz，2檔為10Hz99.9

41、9KHz，3檔為100Hz999.9KHz，4檔為1000Hz9.999MHz,并且具有超量程提示功能，在超出目前量程檔次時(shí)報(bào)警。第二種測頻方法是等精度測頻法，等精度測頻法是在計(jì)數(shù)器測頻法的基礎(chǔ)上發(fā)展來的，利用兩個計(jì)數(shù)器在共同的閘門信號控制下對被測信號和標(biāo)準(zhǔn)信號同時(shí)計(jì)數(shù)，所得的計(jì)數(shù)值經(jīng)過一系列的計(jì)算模塊后輸出顯示。圖3.5 等精度測頻法時(shí)序控制波形圖此種測頻可獲得較高的測量精度，測頻范圍是0Hz40MHz，測頻范圍廣。并且具有超量程報(bào)警功能。3.4 數(shù)字頻率計(jì)的設(shè)計(jì)方法本設(shè)計(jì)的核心部件是CPLD芯片，所有信號包括基準(zhǔn)頻率信號，被測信號均送到CPLD芯片中，基于直接測頻法設(shè)計(jì)的系統(tǒng)包含以下模塊：

42、分頻器模塊、閘門定時(shí)信號模塊、測頻控制信號發(fā)生器模塊、4個有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器模塊、4個鎖存器模塊、顯示模塊。 圖3.6 采用直接測頻法的數(shù)字頻率計(jì)設(shè)計(jì)頻率測量的基本原理是計(jì)算每秒鐘內(nèi)待測信號的脈沖個數(shù)。測頻的過程是將試驗(yàn)箱上的4MHz的頻率經(jīng)分頻器變成1KHz的時(shí)鐘信號，再經(jīng)過閘門定時(shí)信號控制器再分頻，得到4種不同的閘門控制信號，分別是1Hz、10Hz、100Hz、1000Hz四種，從而可以測出09.999MHz內(nèi)的高頻、低頻信號。并且具有超量程提示功能，在超出目前量程檔次時(shí)報(bào)警。以產(chǎn)生1Hz的閘門信號為例，經(jīng)過測頻控制信號發(fā)生器，計(jì)數(shù)使能信號能產(chǎn)生一個1 s 脈寬的周期信號，并對頻率計(jì)

43、的每一個計(jì)數(shù)器的使能端進(jìn)行同步控制。當(dāng)使能信號為高電平時(shí)允許計(jì)數(shù)，為低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)脈沖個數(shù)。在停止計(jì)數(shù)期間，首先需要一個鎖存信號的上跳沿將計(jì)數(shù)器在前1 s的計(jì)數(shù)值鎖存進(jìn)數(shù)據(jù)鎖存器中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。鎖存信號之后，必須有一個清零信號對計(jì)數(shù)器進(jìn)行清零，為下1 s 的技術(shù)操作做準(zhǔn)備。其中控制信號頻率始終為1 Hz ，那么使能信號的脈寬正好為1 S，可以用作技術(shù)閘門信號。然后根據(jù)測頻的時(shí)序要求，可得出邏輯信號和清零信號的邏輯描述。計(jì)數(shù)完成后，利用技術(shù)使能信號反向值的上跳沿產(chǎn)生一個鎖存信號。0.5 s后，清零信號產(chǎn)生一個清零信號上跳沿。計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使

44、能輸入端ena，用于鎖存計(jì)數(shù)值。當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)計(jì)數(shù)禁止。鎖存器的設(shè)計(jì)要求為若已有4位B C D碼存于此模塊的輸入口，在鎖存信號的上跳沿后即被鎖存到寄存器內(nèi)部，并由寄存器的輸出端輸出，然后有實(shí)驗(yàn)箱上7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。具體各模塊的作用是：分頻器模塊：將試驗(yàn)箱上的4MHz的時(shí)鐘信號變成1KHz的信號。閘門定時(shí)信號模塊：將輸入的1KHz，產(chǎn)生4種不同的閘門信號，為控制信號發(fā)生器提供4種不同的頻率信號：1KH、100Hz、10Hz、1Hz。測頻控制信號發(fā)生器模塊：每次測量時(shí)，用由時(shí)基標(biāo)準(zhǔn)信號產(chǎn)生的閘門信號啟動計(jì)數(shù)器，對輸入脈沖信號計(jì)數(shù)，閘門信號結(jié)束即將計(jì)數(shù)結(jié)果

45、送入鎖存器，然后計(jì)數(shù)器清零，準(zhǔn)備下一次計(jì)數(shù)。十進(jìn)制計(jì)數(shù)器模塊：從測頻原理的介紹中可以看出，測頻的本質(zhì)就是計(jì)數(shù)，所以計(jì)數(shù)器也是系統(tǒng)中不可或缺的模塊。鎖存器模塊：鎖存計(jì)數(shù)器數(shù)值。其好處是使顯示數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存器的位數(shù)跟計(jì)數(shù)器的位數(shù)一致。顯示模塊：控制共陰極數(shù)碼管顯示、輸出?；诘染葴y頻法設(shè)計(jì)的測頻系統(tǒng)包括以下模塊：校正模塊、D觸發(fā)器模塊、分頻器模塊、四位除法器模塊、兩個十進(jìn)制計(jì)數(shù)器模塊、乘法器模塊、高、低位轉(zhuǎn)換模塊、顯示模塊。 圖3.7 采用等精度測頻法的數(shù)字頻率計(jì)設(shè)計(jì) 頻率測量的原理是：設(shè)CNT10-1和CNT10-2是兩個可控十進(jìn)制計(jì)數(shù)器。標(biāo)準(zhǔn)頻率信號從CN

46、T10-1的時(shí)鐘輸入端CLK輸入，其頻率為Fs，被測頻率信號從CNT10-2的時(shí)鐘輸入端CLK輸入，其頻率為Fx。當(dāng)預(yù)置門控信號為高電平時(shí)，被測信號的上升沿通過觸發(fā)器D的Q端同時(shí)啟動計(jì)數(shù)器CNT10-1和CNT10-2。CNT10-1和CNT10-2分別對標(biāo)準(zhǔn)信號Fs和被測信號Fx同時(shí)計(jì)數(shù)。當(dāng)預(yù)置門信號為低電平時(shí)，隨后而至的被測信號的上升沿將使兩個計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)在一次預(yù)置門電路T內(nèi)對被測信號計(jì)數(shù)為Nx，對標(biāo)準(zhǔn)信號計(jì)數(shù)為Ns，則下式成立： （3.3）由此推得： （3.4）若所測頻率為Fx，其真實(shí)值Fxe，標(biāo)準(zhǔn)頻率為Fs，一次測量中，由于Fx計(jì)數(shù)的起停都是由該信號的上跳沿觸發(fā)的，因此在T內(nèi)對F

47、x的計(jì)數(shù)Nx無誤差，在此時(shí)間內(nèi)的計(jì)數(shù)Ns最多相差一個脈沖，即et1，則下式成立 （3.5） （3.6）可分別推得 （3.7） （3.8）根據(jù)相對誤差公式有 （3.9）經(jīng)整理得到 （3.10）因et1，故1/N，即 （3.11） （3.12）據(jù)以上分析，可知等精度測頻法具有以下三個特點(diǎn)：1、相對測量誤差與被測頻率高低無關(guān)；2、增大T或F可以增大N，減少測量誤差，提高測量精度；3、測量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測信號的頻率無關(guān)，在預(yù)置門和常規(guī)測頻閥門時(shí)間相同而被測信號頻率不同的情況下，等精度測量法的測量精度不變。 具體的各模塊的作用是： 校正模塊：當(dāng)輸入被測信號為標(biāo)準(zhǔn)信號時(shí)，標(biāo)準(zhǔn)信號的頻

48、率就會在數(shù)碼管上顯示出來，可以更加有效的驗(yàn)證頻率計(jì)設(shè)計(jì)的可靠性。當(dāng)輸入非標(biāo)準(zhǔn)信號時(shí)，可進(jìn)行正常的頻率測量。 分頻器模塊：可將標(biāo)準(zhǔn)信號分成任意所需的合適的信號，來進(jìn)行適當(dāng)?shù)臏y量。 D觸發(fā)器：利用D觸發(fā)器來進(jìn)行適當(dāng)?shù)拈l門信號控制。 計(jì)數(shù)器模塊：對被測信號和標(biāo)準(zhǔn)信號來進(jìn)行計(jì)數(shù)控制。 除法器模塊：對計(jì)數(shù)器值進(jìn)行除法計(jì)算。 乘法器模塊：對除法器的計(jì)算值與標(biāo)準(zhǔn)信號值進(jìn)行乘法計(jì)算，即得被測信號值。 高、低位轉(zhuǎn)換模塊：將16位按高、低位將其轉(zhuǎn)換成4個4位二進(jìn)制數(shù)據(jù)，便于輸出顯示。 顯示模塊：控制共陰極數(shù)碼管顯示、輸出。第四章 頻率計(jì)的硬件設(shè)計(jì)過程利用CPLD芯片，采用直接測頻法和等精度測頻法分別設(shè)計(jì)的頻率計(jì)的

49、硬件電路圖（見附錄）。4.1 電源部分整個電路的供電電源如圖所示，交流電經(jīng)變壓、濾波后，由一片78L05將輸出電壓穩(wěn)壓在+5V。電源部分設(shè)計(jì)分為四部分：電源變壓器部分、整流部分、濾波部分、穩(wěn)壓電路部分。電源變壓器部分將220V的交流電壓轉(zhuǎn)換成9V的交流電壓；整流部分將交流電壓變成脈動直流電壓；濾波部分將濾除電壓波紋；穩(wěn)壓電路部分的作用是當(dāng)電網(wǎng)電壓波動、負(fù)載和溫度變化時(shí)，維持直流電壓穩(wěn)定。 圖4.1 電源部分設(shè)計(jì)電路圖4.2 整形部分圖為輸入信號整形電路。被測信號經(jīng)限幅電路（由兩片1N4148組成）限幅后，由兩級直接耦合放大器放大，最后再由施密特觸發(fā)器（4093）整形，送入CPLD芯片進(jìn)行測頻。

50、該電路R、C參數(shù)根據(jù)實(shí)際所測信號的帶寬確定，如頻率較高大于70MHz，則電路和PCB布線都需作較大改動。因測頻范圍在0至9.999MHz之間，所以不需要較大改動即可滿足要求。 圖4.2 整形部分設(shè)計(jì)電路圖4.3 CPLD芯片EPM7128SLC84-15是Altera公司的MAX7000S系列CPLD芯片，它采用CMOS工藝并以第二代矩陣結(jié)構(gòu)為基礎(chǔ)，實(shí)際上也是基于高性能EEPROM結(jié)構(gòu)的CPLD芯片，完全符合IEEE 1149.1 JTAG 邊界掃描標(biāo)準(zhǔn)。EPM7128SLC84-15有84個引腳（如圖4-3所示），其中5根用于ISP（ In System Programmable）下載，可方

51、便地對其進(jìn)行系統(tǒng)編程。此器件內(nèi)集成了6000個門，其中典型可用門為2500個；有8個邏輯陣列塊，有128個宏單元，每個宏單元都有獨(dú)立的可編程電源控制，最多可以節(jié)省50%的功耗，宏單元內(nèi)的寄存器具有單獨(dú)的時(shí)鐘和復(fù)位等信號；有60個可用I/O口，可單獨(dú)配置為輸入、輸出及雙向工作方式；有2個全局時(shí)鐘及一個全局使能端和一個全局清除端。EPM7128SLC84-15支持多種電壓口，具有最小5ns 的引腳到引腳的邏輯時(shí)延，最高可測175.4MHz 的計(jì)數(shù)頻率，并支持多種編程方式，同時(shí)可利用Altera 公司的第三代開發(fā)軟件Max+plusII方便地進(jìn)行仿真、綜合和下載。 EPM7128SLC84-15是硬

52、件電路的核心芯片，本次設(shè)計(jì)中的分頻器模塊、閘門定時(shí)信號模塊、十進(jìn)制計(jì)數(shù)模塊、鎖存器模塊、顯示模塊的VHDL程序或者原理符號圖都要下載到EPM7128SLC84-15中進(jìn)行調(diào)試。 圖4.3 EPM7128SLC84-15器件引腳圖4.4 顯示部分本設(shè)計(jì)顯示部分如圖所示，其采用串行接口靜態(tài)顯示方式。所謂靜態(tài)顯示，是由一次輸出顯示后，就能保持該顯示結(jié)果，直到下次送新的顯示碼為止。這種顯示占用機(jī)時(shí)少，亮度大，顯示可靠穩(wěn)定。移位寄存器74LS164的兩個輸入端A和B與CPLD的數(shù)據(jù)輸出口相接，時(shí)鐘信號CLK與同步移位脈沖輸出口相接。前一個移位寄存器的輸出端也與下一個移位寄存器的輸入端A、B 相連，這樣首

53、尾相連，直到傳送4位顯示數(shù)為止。當(dāng)顯示完以后，先送出的數(shù)顯示在最右邊一位，最后送出的數(shù)顯示在最左邊一位。使用74LS164驅(qū)動LED靜態(tài)顯示，其方法簡單，顯示效果好，并且占用的的I/O口少（只要2個），且74LS164芯片很便宜，成本很低，所以在實(shí)際中經(jīng)常使用。一般來說，用這種方法可以擴(kuò)展很多個LED塊，顯示很多位數(shù)字。數(shù)字邏輯系統(tǒng)中常用的顯示器件是數(shù)碼管，半導(dǎo)體數(shù)碼管每一個都是一個發(fā)光二極管（Light Emitting Diode，LED），因而也稱為LED數(shù)碼管或LED顯示器。LED數(shù)碼管用7段發(fā)光二極管（帶小數(shù)點(diǎn)時(shí)為八段）來顯示數(shù)字，每一段都是一個發(fā)光二極管，一般把所有段的相同一端相連

54、，連接到地（共陰極接法）或者是連接到電源（共陽極接法）。共陰極接法的公共端連接到地，另一端分別接一個限流電阻后再接到控制電路的信號端，當(dāng)信號端為高電平時(shí)，該段即被點(diǎn)亮，否則不亮。共陽極接法正好相反，公共端連接到電源，另一端分別接一個限流電阻后再接到控制電路的信號端，只有信號端為低電平時(shí)才被點(diǎn)亮，否則不亮。本設(shè)計(jì)使用的是共陰極接法，其顯示譯碼表如下： 4.1 共陰極LED數(shù)碼管顯示譯碼真值表BCD碼輸入輸出電平輸出字形BCD碼輸入輸出電平輸出字形DCBAgfedcba01011101101500000111111001101111101600010000010101110000111700101