+概述4.2+組合邏輯電路的分析與設(shè)計(jì)

1、.1第第4章章 組合邏輯電路組合邏輯電路 4.1 概述概述 4.2 組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的分析與設(shè)計(jì) 4.3 常用組合邏輯電路常用組合邏輯電路 4.4 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn).24.1 概述概述邏輯電路邏輯電路組合邏輯電路：組合邏輯電路：時(shí)序邏輯電路：時(shí)序邏輯電路：該電路在任一時(shí)刻的輸出該電路在任一時(shí)刻的輸出僅取決于僅取決于該該時(shí)刻的輸入，而與過(guò)去的輸入時(shí)刻的輸入，而與過(guò)去的輸入無(wú)關(guān)無(wú)關(guān)。該電路在任一時(shí)刻的輸出該電路在任一時(shí)刻的輸出不不僅取決于僅取決于該該時(shí)刻的輸入，而與過(guò)去的輸入時(shí)刻的輸入，而與過(guò)去的輸入有關(guān)有關(guān)。沒(méi)有記憶功能沒(méi)有記憶功能有記憶功能有

2、記憶功能.34.2 組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的分析與設(shè)計(jì) 4.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法 1. 組合邏輯電路的分析步驟組合邏輯電路的分析步驟(1) 根據(jù)已知邏輯電路圖根據(jù)已知邏輯電路圖寫(xiě)出最簡(jiǎn)邏輯表達(dá)式寫(xiě)出最簡(jiǎn)邏輯表達(dá)式；邏輯邏輯電路電路 輸入輸出之間輸入輸出之間的邏輯關(guān)系的邏輯關(guān)系(2)根據(jù)化簡(jiǎn)后的邏輯表達(dá)式根據(jù)化簡(jiǎn)后的邏輯表達(dá)式列出真值表列出真值表；(3) 由真值表由真值表分析其邏輯功能分析其邏輯功能。.42. 組合邏輯電路分析舉例組合邏輯電路分析舉例 例例4.2.1 分析如圖所示的組合邏輯電路。分析如圖所示的組合邏輯電路。 F11C&ABC&

3、amp;BAF1解解（1）寫(xiě)出輸出函數(shù)寫(xiě)出輸出函數(shù)F F的邏輯表達(dá)式并化簡(jiǎn)：的邏輯表達(dá)式并化簡(jiǎn)：L1L2L3ABCCABCBABCAF圖圖4.2.2ABCL1=AF1=AABCL2=BF1=BABCL3=CF1=CABCF1=F=L1+L2+L3.5)(CBAABCABCCABCBABCAF函數(shù)式化簡(jiǎn)函數(shù)式化簡(jiǎn)（2）列寫(xiě)真值表）列寫(xiě)真值表 從上面的邏輯函數(shù)式中還不能立刻看從上面的邏輯函數(shù)式中還不能立刻看出該電路的邏輯功能和用途。出該電路的邏輯功能和用途。CBAABCCBAABC.6A B C F00001111001100110101010110000001 由真值表可知，只有當(dāng)由真值表可知，

4、只有當(dāng)輸入變量輸入變量A、B、C相同時(shí)，相同時(shí)，即全為即全為0或全為或全為1時(shí)，輸出才時(shí)，輸出才為為1。輸入變量不一致時(shí)輸。輸入變量不一致時(shí)輸出為出為0。故可用這個(gè)電路來(lái)。故可用這個(gè)電路來(lái)判別輸入信號(hào)是否一致，一判別輸入信號(hào)是否一致，一般稱(chēng)為般稱(chēng)為“一致電路一致電路”。（3）說(shuō)明功能）說(shuō)明功能.7 通過(guò)分析可見(jiàn)，原來(lái)電路用通過(guò)分析可見(jiàn)，原來(lái)電路用5個(gè)門(mén)實(shí)現(xiàn)，經(jīng)個(gè)門(mén)實(shí)現(xiàn)，經(jīng)化簡(jiǎn)后可用化簡(jiǎn)后可用3個(gè)門(mén)實(shí)現(xiàn)。如圖所示。個(gè)門(mén)實(shí)現(xiàn)。如圖所示。F1ABC &1 圖圖4.2.3CBAABCF.8例例4.2.2 分析如圖所示組合邏輯電路的邏輯功能。分析如圖所示組合邏輯電路的邏輯功能。解解:（1）根據(jù)所

5、給電路寫(xiě)根據(jù)所給電路寫(xiě)出輸出函數(shù)邏輯表達(dá)式出輸出函數(shù)邏輯表達(dá)式 X3F3F2X3X2F1X1X2F0X1X0F3=X3 F2=X3 X2F1=X2 X1 F0=X1 X0.9（2）列出真值表）列出真值表X3 X2 X1 X0 F3 F2 F1 F000000000111111110000111100001111001100110011001101010101010101010000000011111111000011111111000000111100001111000110011001100110（3）說(shuō)明功能）說(shuō)明功能該電路把該電路把二進(jìn)制二進(jìn)制碼轉(zhuǎn)換格雷碼碼轉(zhuǎn)換格雷碼。 F3=X3 F2

6、=X3 X2F1=X2 X1 F0=X1 X0.10例例4.2.3 試分析如圖所示電路的邏輯功能，并指試分析如圖所示電路的邏輯功能，并指出該電路的用途。出該電路的用途。F&ABAC&A&B&BCC ABACABABBCABBACABCCBAABCCBA 圖圖4.2.4CBA.11CBAABCCBACBA2）填寫(xiě)真值表）填寫(xiě)真值表: 由于邏輯函數(shù)由于邏輯函數(shù)F已展成最小已展成最小項(xiàng)標(biāo)準(zhǔn)表達(dá)式，所以可直接寫(xiě)項(xiàng)標(biāo)準(zhǔn)表達(dá)式，所以可直接寫(xiě)出真值表，如右表所示。出真值表，如右表所示。 0000A B C F00001111001100110101010111111）寫(xiě)出邏輯

7、表達(dá)式）寫(xiě)出邏輯表達(dá)式CBACBAABCCBA F=.12A B C F000011110011001101010101000011113）邏輯功能分析）邏輯功能分析 輸入變量取值中輸入變量取值中1的個(gè)數(shù)為的個(gè)數(shù)為奇數(shù)時(shí)，輸出奇數(shù)時(shí)，輸出F為為1。該電路的。該電路的邏輯功能為邏輯功能為三變量奇校驗(yàn)電路三變量奇校驗(yàn)電路。.13 在數(shù)字設(shè)備中在數(shù)字設(shè)備中, ,由于存在干擾由于存在干擾, ,在代碼的產(chǎn)生、在代碼的產(chǎn)生、變換和傳輸中可能會(huì)發(fā)生差錯(cuò)。變換和傳輸中可能會(huì)發(fā)生差錯(cuò)。即有的即有的“1 1”錯(cuò)成錯(cuò)成“0 0”，或者是，或者是“0 0”錯(cuò)成錯(cuò)成“1 1”。110010110010110011100

8、11 1“1”1”的個(gè)數(shù)的個(gè)數(shù)奇數(shù)奇數(shù)偶數(shù)偶數(shù)010101010 00 00101偶數(shù)偶數(shù)奇數(shù)奇數(shù)為檢測(cè)傳輸過(guò)程中的差錯(cuò)為檢測(cè)傳輸過(guò)程中的差錯(cuò) 常用技術(shù)是常用技術(shù)是奇偶檢測(cè)碼奇偶檢測(cè)碼.14CBAABCCBACBAFCBABACABBA）（）（CBACBA）（ CBAFABC圖圖4.2.5.151.實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)時(shí)，基于選用器件的不同，實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)時(shí)，基于選用器件的不同，有著不同的設(shè)計(jì)方法，一般的設(shè)計(jì)方法有：有著不同的設(shè)計(jì)方法，一般的設(shè)計(jì)方法有：2) 用中規(guī)模集成電路（用中規(guī)模集成電路（MSI）功能模塊功能模塊實(shí)現(xiàn)組合邏輯電路；實(shí)現(xiàn)組合邏輯電路；3) 用大規(guī)模集成電路，即編程邏輯

9、器件用大規(guī)模集成電路，即編程邏輯器件PLD，用編程軟件來(lái)實(shí)現(xiàn)組合邏輯設(shè)計(jì)。用編程軟件來(lái)實(shí)現(xiàn)組合邏輯設(shè)計(jì)。4.2.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)1)用小規(guī)模集成電路（用小規(guī)模集成電路（SSI），），即集成門(mén)電路，即集成門(mén)電路，采用數(shù)字設(shè)計(jì)的經(jīng)典方法來(lái)設(shè)計(jì)組合邏輯電采用數(shù)字設(shè)計(jì)的經(jīng)典方法來(lái)設(shè)計(jì)組合邏輯電路；路；.162. 組合邏輯電路的設(shè)計(jì)步驟為：組合邏輯電路的設(shè)計(jì)步驟為： (3) 依據(jù)所選器件類(lèi)型，進(jìn)行函數(shù)表達(dá)式依據(jù)所選器件類(lèi)型，進(jìn)行函數(shù)表達(dá)式變換變換 ，并，并畫(huà)出邏輯電路圖畫(huà)出邏輯電路圖。 (1)將文字描述的邏輯命題變換為將文字描述的邏輯命題變換為真值表真值表；(2) 寫(xiě)出邏輯函數(shù)表

10、達(dá)式并化簡(jiǎn)；寫(xiě)出邏輯函數(shù)表達(dá)式并化簡(jiǎn)；用小規(guī)模集成電路（用小規(guī)模集成電路（SSI），），即集成門(mén)電路即集成門(mén)電路.173. 組合邏輯電路的設(shè)計(jì)舉例組合邏輯電路的設(shè)計(jì)舉例 例：例：某培訓(xùn)班進(jìn)行結(jié)業(yè)考試。有一名主評(píng)判員，某培訓(xùn)班進(jìn)行結(jié)業(yè)考試。有一名主評(píng)判員，兩名副評(píng)判員。在評(píng)判時(shí)，按照少數(shù)服從多數(shù)原兩名副評(píng)判員。在評(píng)判時(shí)，按照少數(shù)服從多數(shù)原則，而且其中一名必須是主評(píng)判員，才可通過(guò)。則，而且其中一名必須是主評(píng)判員，才可通過(guò)。試用試用與非門(mén)與非門(mén)構(gòu)成邏輯電路實(shí)現(xiàn)此評(píng)判規(guī)定。構(gòu)成邏輯電路實(shí)現(xiàn)此評(píng)判規(guī)定。解：解：1）根據(jù)要求，設(shè)定三個(gè)輸入變量）根據(jù)要求，設(shè)定三個(gè)輸入變量A、B、C A表示主評(píng)判員表示主評(píng)判

11、員 ；B、C表示副評(píng)判員；表示副評(píng)判員；“1”表示認(rèn)為合格；表示認(rèn)為合格；“0”表示認(rèn)為不合表示認(rèn)為不合格。格。設(shè)定輸出變量設(shè)定輸出變量F；“1” 表示考試通過(guò)，表示考試通過(guò)，”0”表示不通過(guò)表示不通過(guò).18列寫(xiě)真值表列寫(xiě)真值表 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1A B C F00000111F= ABC+ABC+ABCABC+ABC+ABC=+ABC=AC(B+B) +AB(C+C)=AC +AB(2) 寫(xiě)出邏輯函數(shù)表達(dá)式并化簡(jiǎn)；寫(xiě)出邏輯函數(shù)表達(dá)式并化簡(jiǎn)；.19 ABC & & F &(3) 依據(jù)所選器件類(lèi)型

12、，進(jìn)行函數(shù)表達(dá)式變換依據(jù)所選器件類(lèi)型，進(jìn)行函數(shù)表達(dá)式變換 ，并畫(huà)出邏輯電路圖。并畫(huà)出邏輯電路圖。 F= AC+AB =AC +AB=AC AB.20例例： 某班有某班有10名學(xué)生，學(xué)號(hào)為：名學(xué)生，學(xué)號(hào)為：0，19，用，用4位二進(jìn)制數(shù)位二進(jìn)制數(shù)ABCD（其中其中A為最高位）進(jìn)行編號(hào)，分別為為最高位）進(jìn)行編號(hào)，分別為0000，0001，0010，1001。規(guī)定學(xué)號(hào)為。規(guī)定學(xué)號(hào)為37號(hào)的學(xué)生才允許進(jìn)實(shí)驗(yàn)室，試號(hào)的學(xué)生才允許進(jìn)實(shí)驗(yàn)室，試用用與非門(mén)與非門(mén)設(shè)計(jì)判別能否進(jìn)實(shí)驗(yàn)室的設(shè)計(jì)判別能否進(jìn)實(shí)驗(yàn)室的組合邏輯電路。組合邏輯電路。.21(1)將文字描述的邏輯命題變將文字描述的邏輯命題變換為真值表；換為真值表；

13、解：解：定義輸入輸出變量，并列真值表定義輸入輸出變量，并列真值表輸入變量：輸入變量：A,B,C,D在題中已明確；在題中已明確； 輸出變量：輸出變量：F； “1”表示表示可以可以進(jìn)入進(jìn)入 “0”表示表示不能不能進(jìn)入進(jìn)入 00000 A B C D F000000001111111100001111000011110011001100110011010101010101010111111.2211111ABCDF= CD +BF=m(3,4,5,6,7) +d (10,11,12,13,14,15)(2) 寫(xiě)出最簡(jiǎn)邏輯函數(shù)表達(dá)式；寫(xiě)出最簡(jiǎn)邏輯函數(shù)表達(dá)式；.23 DCB & & F

14、&F=CD +B=CD B (3) 依據(jù)所選器件類(lèi)型，進(jìn)行函數(shù)表達(dá)依據(jù)所選器件類(lèi)型，進(jìn)行函數(shù)表達(dá)式變換式變換 ，并畫(huà)出邏輯電路圖。，并畫(huà)出邏輯電路圖。 .24(4)討論討論 在上述設(shè)計(jì)中，我們運(yùn)用無(wú)關(guān)項(xiàng)化簡(jiǎn)時(shí)，將無(wú)在上述設(shè)計(jì)中，我們運(yùn)用無(wú)關(guān)項(xiàng)化簡(jiǎn)時(shí)，將無(wú)關(guān)項(xiàng)關(guān)項(xiàng)m10、 m12、 m13 、 m14、m15均作均作1使用，顯然，當(dāng)使用，顯然，當(dāng)輸入輸入1010、1100等這些項(xiàng)時(shí)，等這些項(xiàng)時(shí)， F就會(huì)等于就會(huì)等于1，所以把用，所以把用這種設(shè)計(jì)方這種設(shè)計(jì)方 法設(shè)計(jì)的電路叫做法設(shè)計(jì)的電路叫做“不拒絕偽碼不拒絕偽碼”電路。電路。如果在設(shè)計(jì)時(shí)，把無(wú)關(guān)項(xiàng)均作為如果在設(shè)計(jì)時(shí)，把無(wú)關(guān)項(xiàng)均作為“0”來(lái)

15、對(duì)待，便得到來(lái)對(duì)待，便得到“拒絕偽碼拒絕偽碼”輸入的電路。輸入的電路。11111ABCDF=ACD+AB11111ABCDF= CD +B.25 例：例：設(shè)計(jì)一個(gè)將設(shè)計(jì)一個(gè)將8421碼轉(zhuǎn)換成余碼轉(zhuǎn)換成余三碼的電路，用與非門(mén)實(shí)現(xiàn)。三碼的電路，用與非門(mén)實(shí)現(xiàn)。(1)將文字描述的邏輯命題將文字描述的邏輯命題變換為變換為真值表真值表；解：解：輸入變量：輸入變量：ABCD表示表示8421BCD碼；碼； 輸出變量：輸出變量： Y4Y3Y2Y1 表示余三碼；表示余三碼；A B C DY4Y3Y2Y100000111110111100001100110011010101010100000000011111111

16、000011110000111100110011001100110101010101010101偽偽碼碼.26A B C DY4Y3Y2Y100000111110111100001100110011010101010100000000011111111000011110000111100110011001100110101010101010101偽碼(2) 寫(xiě)出最簡(jiǎn)邏輯函數(shù)表達(dá)式；寫(xiě)出最簡(jiǎn)邏輯函數(shù)表達(dá)式；00000111 11 ABCDY4=A+BD+BCY4Y3=BD+BC+BCDY2=CD+CDY1=D(3) (3) 畫(huà)出邏輯電路圖畫(huà)出邏輯電路圖( (略略) )。 .27輸出（輸出（842

17、1碼）碼）輸入（余輸入（余3碼）碼）0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0L3 L2 L1 L0A3 A2 A1 A0例：例：設(shè)計(jì)一個(gè)將余設(shè)計(jì)一個(gè)將余3碼變換成碼變換成8421碼的組合邏輯電路。碼的組合邏輯電路。解：解：（1）根據(jù)題目要求，列出真值表：）根據(jù)題目要求，列出真值表：.283LA1A3A2A001000000012LA1A3A2A0000100

18、111001301202001222 AAAAAAAAAAAAAAAAL 1300323033AAAAAAAAAAL1123 （2）用卡諾圖進(jìn)行化簡(jiǎn)。（注意利用無(wú)關(guān)項(xiàng)）用卡諾圖進(jìn)行化簡(jiǎn)。（注意利用無(wú)關(guān)項(xiàng)）.291LA1A3A2A010100001100LA1A3A2A0011001101000AL 0110011AAAAAAL .3000AL 011AAL 013012022 AAAAAAAAL 0323AAAAAL13 1=111&A0A1A2A3L0L1L2L3邏輯表達(dá)式：邏輯表達(dá)式：（3）由邏輯表達(dá)）由邏輯表達(dá)式畫(huà)出邏輯圖。式畫(huà)出邏輯圖。.31解：解：（1）列真值表：）列真值表：輸輸 出出輸輸 入入0 0