FPGA期末復習題答案知識點題型

1、、填空題:1、 FPGA結(jié)構(gòu)一般分為三部分：可編程邏輯塊(CLB)、可編程I/O模塊和可編程內(nèi)部連線。2、 CPLD的內(nèi)部連線為連續(xù)式布線互連結(jié)構(gòu)，任意一對輸入、輸出端之間的延時是固定FPGA的內(nèi)部連線為分段式布線互連結(jié)構(gòu)，各功能單元間的延時不定(不可預測)。3、 大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，其中CPLD通過可編程乘積項邏輯實現(xiàn)其邏輯功能。基于SRAM的FPGA器件，每次上電后必須進行一次配置。FPGA內(nèi)部陣列的配置一般采用在電路可重構(gòu)技術(shù)，編程數(shù)據(jù)保存在靜態(tài)存儲器(SRAM)，掉電易失。4、 目前世界上有十幾家生產(chǎn)CPLD/FPGA的公司，最大的兩家是：Altera，Xil

2、inx。5、 硬件描述語言(HDL)是EDA技術(shù)的重要組成部分，是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言，它的種類很多，如VHDL、VerilogHDL、AHDL6、 WHEN_ELSE條件信號賦值語句和IF_ELSE順序語句的異同：*WHEN_ELSE條件信號賦值語句中無標點，只有最后有分號；必須成對出現(xiàn)；是并行語句，必須放在結(jié)構(gòu)體中。*IF_ELSE順序語句中有分號；是順序語句，必須放在進程中7、 可編程邏輯器件設計輸入有原理圖輸入、硬件描述語言輸入和波形輸入三種方式。原理圖輸入方式是一種最直接的設計描述方式，波形設計輸入適用于時序邏輯和有重復性的邏輯函數(shù)。硬件描述語言的突出優(yōu)點

3、是：* 語言與工藝的無關(guān)性；語言的公開可利用性，便于實現(xiàn)大規(guī)模系統(tǒng)的設計；* 具有很強邏輯描述和仿真功能，而且輸入效率高，在不同設計輸入庫之間的轉(zhuǎn)換非常方便，用不著對底層的電路和PLD結(jié)構(gòu)的熟悉。8、用VHDL/VeilogHDL語言開發(fā)可編程邏輯電路的完整流程：文本編輯-功能仿真-邏輯綜合-布局布線-時序仿真。* 所謂綜合，就是根據(jù)設計功能和實現(xiàn)該設計的約束條件(如面積、速度、功耗和成本等)，將設計輸入轉(zhuǎn)換成滿足要求的電路設計方案，該方案必須同時滿足與其的功能和約束條件。綜合的過程也是設計目標的優(yōu)化過程，其目的是將多個模塊化設計文件合并為一個網(wǎng)表文件，供布局布線使用，網(wǎng)表中包含了目標器件中的

4、邏輯單元和互連的信息。* 布局布線就是根據(jù)設計者指定的約束條件(如面積、延時、時鐘等)、目標器件的結(jié)構(gòu)資源和工藝特性，以最優(yōu)的方式對邏輯元件布局，并準確地實現(xiàn)元件間的互連，完成實現(xiàn)方案(網(wǎng)表)到使實際目標器件(FPGA或CPLD)的變換。/*9、基于EDA軟件的FPGA/CPLD設計流程為：原理圖/HDL文本輸入-功能仿真-綜合-適配-時序仿真-編程下載-硬件測試。*綜合是EDA設計的關(guān)鍵步驟，綜合就是將電路的高級語言轉(zhuǎn)換成低級的，可與FPGA/CPLD相映射的功能網(wǎng)表文件。為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。10、構(gòu)成一個完整的VHDL語言程序的五個基本結(jié)構(gòu)

5、：實體(ENTITY)、結(jié)構(gòu)體(ARCHITECURE)、配置(CONFIGURATION)、庫(LIBRARY)、程序包(PACKAGE)。* 實體的由實體說明和結(jié)構(gòu)體兩部分組成。實體說明部分用于描述所設計系統(tǒng)的外部端口信號和參數(shù)的屬性和設置，而結(jié)構(gòu)體部分則定義了設計單元的具體功能、行為、數(shù)據(jù)流程或內(nèi)部結(jié)構(gòu)。* 結(jié)構(gòu)體的三種描述方式，即行為級描述、數(shù)據(jù)流級描述和結(jié)構(gòu)級描述。*結(jié)構(gòu)體通常由結(jié)構(gòu)體名稱、定義語句和并行處理語句構(gòu)成。*程序包用于存放各設計模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。* 庫用于存放已編譯的實體、結(jié)構(gòu)體、程序包和配置，可以通過其目錄進行查詢和調(diào)用。在VHDL語言中，可以存在多

6、個不同的庫，但是庫與庫之間是獨立的，不能互相嵌套。它可由用戶生成或由ASIC芯片制造商提供，以便于在設計中為大家所共享。* 庫用于存放已編譯的實體、結(jié)構(gòu)體、程序包和配置，可以通過其目錄進行查詢和調(diào)用。在VHDL語言中，可以存在多個不同的庫，但是庫與庫之間是獨立的，不能互相嵌套。它可由用戶生成或由ASIC芯片制造商提供，以便于在設計中為大家所共享。常用庫：(1)IEEE庫：IEEE庫主要包括std_logic_1164、numeric_bit、numeric_std等程序包，還有一些程序包非IEEE標準，但并入IEEE庫，如std_logic_arich、std_logic_unsigned、s

7、td_logic_signed。使用IEEE程序包，必須聲明。(2)std庫：包含standardtextio程序包。Std庫符合IEEE標準，應用中不必聲明。(3)work庫：用戶的VHDL設計先行工作庫。(4)vital庫：包含時序程序包vital_timing和vital_primitives。設計開發(fā)過程通常不用，每個設計實體都必須有各自完整的庫說明語句和use語句。Use語句的使用將使說明的程序包對本設計實體部分全部開放，即是可視的。/*11、VHDL的數(shù)據(jù)對象包括常量(constant)、變量(varuable)和信號(signal)，它們是用來存放各種類型數(shù)據(jù)的容器。12、在VH

8、DL的端口聲明語句中，端口方向包括in、out、buffer、inout、linkage?！癇UFFER”為緩沖端口，與OUT類似，只是緩沖端口允許實體內(nèi)部使用該端口信號，它可以用于輸出，也可以用于端口信號的反饋。當一個結(jié)構(gòu)體用“BUFFER”說明輸出端口時，與其連接的另一個結(jié)構(gòu)體的端口也要用BUFFER說明。以“LINKAGE”定義的端口不指定方向，無論哪個方向的信號都可以連接。13、VHDL的PROCESS(進程)語句是由順序語句組成的，但其本身卻是并行語句。14、VHDL的子程序有過程(PROCEDURE)和函數(shù)(FUNCTION)兩種類型,具有可重載性特點。15、圖形文件的擴展名是.b

9、df；矢量波形文件的擴展名是.vwf；使用VHDL語言，文本設計文件的擴展名是.vhd；自建元件圖形符號文件的擴展名.bsf；資源分配說明文件擴展名.qsf，用文本打開它可以修改引腳編號；邏輯綜合會生成.edf文件；雙擊.qpf文件可啟動QuartusII并打開已有工程。16、圖形編輯中模塊間的連線有三種形式：節(jié)點線、總線和管道線17、Quartus編譯器編譯FPGA工程最終生產(chǎn)兩種不同用途的文件，它們分別是.sof和.pof。sof是SRAMObjectFile，下載到FPGA中，斷電丟失。pof是ProgrammerObjectFile，下載到配置芯片中，上電重新配置FPGA。18、 FP

10、GA過程中的仿真有三種：行為仿真、邏輯仿真、時序仿真。19、 IP核在EDA技術(shù)和開發(fā)中占有很重要地位，提供VHDL硬件描述語言功能塊，但不涉及實現(xiàn)該功能模塊的具體電路的IP核為軟件IP。二、名詞解釋，寫出下列縮寫的中文（或者英文）含義：1 .FPGAFieldProgrammableGateArray現(xiàn)場可編程門陣列2 VHDLVery-High-SpeedIntegratedCircuitHardwareDescriptionLanguage）甚高速集成電路硬件描述語言3 HDLHardwareDescriptionLanguage硬件描述語言5 CPLDComplexProgrammab

11、leLogicDevice復雜可編程邏輯器件6 PLDProgrammableLogicDevice可編程邏輯器件7 GALgenericarraylogic通用陣列邏輯8 .LABLogicArrayBlock邏輯陣列塊9 .CLBConfigurableLogicBlock可配置邏輯模塊10 EABEmbeddedArrayBlock嵌入式陣列塊11 SOPCSystem-on-a-Programmable-Chip可編程片上系統(tǒng)12 .LUTLook-UpTable查找表13 .JTAGJointTestActionGroup聯(lián)合測試行為組織14 .IPIntellectualPrope

12、rty知識產(chǎn)權(quán)15 ASICApplicationSpecificIntegratedCircuits專用集成電路16 ISPInSystemProgrammable在系統(tǒng)可編程17 ICRInCircuitRe-config在電路可重構(gòu)18 RTLRegisterTransferLevel寄存器傳輸級19 EDAElectronicDesignAutomation電子設計自動化三、選擇題：1. 基于VHDL設計的仿真包括有門級時序仿真、行為仿真、功能仿真和前端功能仿真這四種，按照自頂向下的設計流程，其先后順序應該是：（D）A.B.C.D.2. 執(zhí)行QuartusII的（B）命令，可以檢查設計

13、電路錯誤。ACreateDefaultSymbolBCompiler編譯CSimulator時序仿真DTimingAnalyzer-時序分析3. 在設計輸入完成后，應立即對設計文件進行（C）。4.A編輯B編譯C功能仿真D時序仿真4. 在VHDL中用（C）來把特定的結(jié)構(gòu)體關(guān)聯(lián)一個確定的實體，為一個大型系統(tǒng)的設計提供管理和進行工程組織。A輸入B輸出C綜合D配置5電子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化）及提高運行速度（即速度優(yōu)化），下列方法（A）不屬于面積優(yōu)化。A流水線設計B資源共享C邏輯優(yōu)化D串行化6 不完整地IF語句，其綜合結(jié)果可實現(xiàn)（）A時序邏輯電路B組合邏輯電路C雙向電

14、路D三態(tài)控制電路7 下面對利用原理圖輸入設計方法進行數(shù)字電路系統(tǒng)設計，那一種說法是不正確的（）。A. 原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計；B. 原理圖輸入設計方法一般是一種自底向上的設計方法；C. 原理圖輸入設計方法無法對電路進行功能描述；D. 原理圖輸入設計方法也可進行層次化設計。8 .在VHDL語言中，下列對進程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是（C）。A. PROCESS為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。B. 敏感信號參數(shù)表中，不一定要列出進程中使用的所有輸入信號；C. 進程由說明部分、結(jié)

15、構(gòu)體部分、和敏感信號三部分組成；D. 當前進程中聲明的變量不可用于其他進程9 IP核在EDA技術(shù)和開發(fā)中占有很重要的地位，提供VHDL硬件描述語言功能塊，但不涉及實現(xiàn)該功能模塊的具體電路的IP核為（C）A硬件IPB固件IPC軟件IPD都不是10 綜合是EDA設計的關(guān)鍵步驟，下面對綜合的描述中錯誤的是（）A綜合就是把抽象設計中的一種表示轉(zhuǎn)換成另一種表示的過程。B綜合就是將電路的高級語言轉(zhuǎn)換成低級的，可與FPGA/CPLD相映射的功能網(wǎng)表文件。C為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。11 大規(guī)

16、模可編程器件主要有CPLD和FPGA兩類，下面對FPGA結(jié)構(gòu)與工作原理描述中，正確的是（C）AFPGA全稱為復雜可編程邏輯器件BFPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件。二乘積項結(jié)構(gòu)的可編程邏輯器件。C基于SRAM的FPGA器件，每次上電后必須進行一次配置。D在Altera公司生產(chǎn)的器件中，MAX7000系列屬于FPGA結(jié)構(gòu)12 大規(guī)模可編程器件主要有CPLD和FPGA兩類，其中CPLD通過（A）實現(xiàn)其邏輯功能。A可編程乘積項邏輯；B查找表（LUT）C輸入緩沖D輸出緩沖13 進程中的信號賦值語句，其信號更新是（C）A按順序完成B比變量更快完成C在進程最后完成D都不對14 VHDL語言是一種結(jié)構(gòu)

17、化的語言，一個設計實體（電路模塊）包括實體說明與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述（B）A器件的外部特性B器件的內(nèi)部功能C器件的綜合約束D器件外部特性與內(nèi)部功能15 關(guān)于VHDL的數(shù)字，請找出以下數(shù)字中最大的一個（A）A2#1111_1110#B8#276#C10#170#D16#E#E1四、判斷下列標識符書寫是否合法：Architecturearchitectureadd2-1add2_12_0092,009E31、 VHDL語言的短標識符遵循以下命名規(guī)則：*短標識符必須以英文字母開頭；*短標識符由26個字母（AZ,az）、數(shù)字（09）和下劃線"_字符組成；*下劃線“二的前后都必須有英文字母

18、或者數(shù)字；*短標識符不區(qū)分大小寫；如：EDA、Eda、eda均為相同的命名。2、 VHDL語言的擴展標識符遵循以下命名規(guī)則entity%end和adder不相同。* 擴展標識符用反斜杠來分隔；如：，* 擴展標識符允許包含圖形符號及空格等；如：* 擴展標識符的兩個反斜杠之間可以用保留字；如：* 擴展標識符的兩個反斜杠之間可以用數(shù)字開頭；如：等。*同名的擴展標識符和短標識符不表示同一名稱；如：*擴展標識符區(qū)分大小寫字母；如：和不相同。*擴展標識符中如果含有一個反斜杠，可以兩個反斜杠來代替；如：表示的擴展標識符名稱為addercountera3、十進制數(shù)的定義格式為：整數(shù).整數(shù)指數(shù)其中整數(shù)可表示為&

19、quot;數(shù)字_數(shù)字"，指數(shù)可表示為"E+（或）整數(shù)"，但只有十進制的實數(shù)才允許指數(shù)為負值。在相鄰的數(shù)字之間插入下劃線，對數(shù)值并無影響，而且允許在數(shù)字之前冠以若干個零，但是不允許在數(shù)字中存在空格或其它字符。以基表示的數(shù)，格式：基#基于基的整數(shù).基于基的整數(shù)#指數(shù)基是一個整數(shù)，其最小值是2，最大值是16?；诨恼麛?shù)可表示為“擴展數(shù)字_擴展數(shù)字”，其中擴展數(shù)字為數(shù)字（或字母，如十六進制中的A、B、C、D、E、F,且大小寫字母所表達的意義相同），插入下劃線不會影響其數(shù)值大小。2#111111_11#等效于（2#11111111#），表示十進制數(shù)2558#0037等效于

20、(8#377#),表示十進制數(shù)2553X8*8+7X8+7016#0Ff#等效于(16#FF#),表示十進制數(shù)255=16X15+1516#8F#E1表示十進制數(shù)2288,即143X16=(16X8+15)X162#1.1111_01#e8表示十進制數(shù)500=(1+2A-1+2A-2+2A-3+2A-4+2A-6)X2A816#0.E#E0=(16X0+14X16-1)X1604、位串用于表示位矢量，格式為：基數(shù)說明符“數(shù)字字符串”其中的基數(shù)說明符包括B、O和X。B表示二進制數(shù)，O表示八進制數(shù)，X表示十六進制數(shù)。B“10101111”，O“375”，X“89AC”，數(shù)位字符串實際是位矢量，只有

21、2，8，16進制，默認為B,用于對一維位矢量的賦值，8每數(shù)占3位，16每數(shù)占4位5、邏輯運算符的左邊和右邊以及代入的信號的數(shù)據(jù)類型必須是相同的，否則編譯時會給出出錯警告。當一個語句中存在兩個以上的邏輯表達式時，在VHDL語言中，左右沒有優(yōu)先級差別。X<=（aANDb）ORc；若去掉式中的括號，則從語法上來說是錯誤的。不過，如果一個邏輯表達式中只有一種邏輯運算符，那么改變運算的順序不會導致邏輯的改變，此時括號就可以省略掉。例如：a<=bORcORdORe；a<=bANDcANDdANDe-對應的邏輯表達式為a=bcdea<=bORcORdORe-對應的邏輯表達式為a=bc

22、dea<=(bORc)AND(dORe)-對應的邏輯表達式為a=(b+c)(d+e)6、在進行關(guān)系運算時，左右兩邊的操作數(shù)的類型必須相同，但是位長度不一定相同。在利用關(guān)系運算符對位矢量數(shù)據(jù)進行比較時，比較過程是從最左邊的位開始，自左至右按位進行比較的。在位長不同的情況下，只能按自左至右的比較結(jié)果作為關(guān)系運算的結(jié)果。關(guān)系運算符中的小于等于運算符“<=”與信號賦值時的符號“<=”是相同的。在閱讀程序時，應按照上下文關(guān)系來判斷此符號到底是關(guān)系運算符還是代入符。7、移位運算：SLL是將位向量左移，右邊移空位補零；SLA是將位向量左移，右邊第一位的數(shù)值保持原值不變；SRL是將位向量右移

23、，左邊移空位補零；SRA是將位向量右移，左邊第一位的數(shù)值保持原值不變。ROR和ROL是自循環(huán)移位方式。A<="1001"B<=ASLL1;邏輯左移B=0010C<=ASRL1;邏輯右移C=0100D<=ASLA1;算術(shù)左移D=0011E<=ASRA1;算術(shù)右移E=1100F<=AROL1;循環(huán)左移F=0011G<=AROR1;循環(huán)右移G=11008、VHDL的數(shù)據(jù)對象有三種類型：常量(constant)、變量(varuable)和信號(signal)它們是用來存放各種類型數(shù)據(jù)的容器。*常量。全局量CONSTANT常量名:數(shù)據(jù)類型:=

24、表達式;CONSTANTDELAY:TIME:=50ns;Constantfbt:std_logic_vector:=“010110”；* 變量。局部量，在進程說明、過程說明和函數(shù)調(diào)用說明中使用。變量說明語句的一般格式為：ARIABLE變量名:數(shù)據(jù)類型約束條件:=表達式;VARIABLEnum:INTEGERRANGE0TO127:=20;變量賦值語句的格式：變量名:=表達式;對變量的賦值是立即生效的* 信號。全局量信號說明語句的格式：SIGNAL信號名:數(shù)據(jù)類型約束條件:=表達式;SINGNALgnd:BIT:='0'信號賦值語句的格式：信號名<=表達式AFTER時間表

25、達式;D1<=D2AFTER15ns；9、信號與變量的區(qū)別：信號賦值語句在進程外作為并行語句，并發(fā)執(zhí)行，與語句所處的位置無關(guān)。變賦值語句在進程內(nèi)或子程序內(nèi)作為順序語句，按順序執(zhí)行，與語句所處的位置有關(guān)。信號賦值符號為<=，變量賦值符號位:=。信號賦值符號用于信號賦值動作，不立即生效，變量賦值符號用于變量賦值動作，立即生效。例如：已知start為STD_LOGIC類型信號，sum是INTEGER類型信號，判斷下列程序段PROCESS(start)BEGINFORIin1to9LOOPSum:=sum+iENDLOOP;ENDPROCESS;sum是信號，賦值應該用<=VHDL數(shù)

26、據(jù)類型枚舉類型IEEE1164標準中預定義了一個枚舉類型typestd_logicis(UX01ZWLH-)注意這里的大小寫。如：已知AB均為std_logic類型的信號，請判斷下面的程序片段A<='0'B<='x'不定態(tài)符號應t由小寫x'改為大寫X'10、根據(jù)VHDL源程序，畫出所設計的電路原理圖。給定原理圖寫程序(1)LIBRARYIEEE;USEENTITYHADISPORT(a:INSTD_LOGIC;b:INSTD_LOGIC;c:OUTSTD_LOGIC;d:OUTSTD_LOGIC;);ENDENTITYHAD;ARCH

27、ITECTUREfh1OFHADISBEGINc<=aNANDb;d<=(aORb)AND(aNANDb);ENDARCHITECTUREfh1;(2)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcomp4ISPORT(a,b:INSTD_LOGIC_VECTOR(3downto0);y:OUTSTD_LOGIC);ENDcomp4;ARCHITECTUREstructuralOFcomp4ISCOMPONENTxnor2PORT(in1,in2:INSTD_LOGIC;out:OUTSTD_LOGIC);ENDCOMPONENT;CO

28、MPONENTand4PORT(in1,in2,in3,in4:INSTD_LOGIC;out:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALs:STD_LOGIC(0TO3);BEGINu0:xnor2PORTMAP(a(0),b(0),s(0);u1:xnor2PORTMAP(a(1),b(1),s(1);u2:xnor2PORTMAP(a(2),b(2),s(2);u3:xnor2PORTMAP(a(3),b(3),s(3);u4:and4PORTMAP(s(0),s(1),s(2),s(3),y);ENDstructural;高中第三冊第一單元FrontPage20

29、00網(wǎng)頁制作基礎(chǔ)一、選擇題1. 普通網(wǎng)頁文件的擴展名為（C）。AexeBdocChtmDgif2. 用FrontPage編輯網(wǎng)頁時，如果要以列表形式顯示當前站點的文件夾和文件夾里包含的文件時，應選用（D）視圖。A網(wǎng)頁B文件夾C報表D導航3. 以下關(guān)于FrontPage“導航”視圖的說法中錯誤的是（A）。A視圖中網(wǎng)頁的從屬關(guān)系是不能改變的B在導航視圖中可以直接修改網(wǎng)頁的標題C在導航視圖中可以新建網(wǎng)頁D導航視圖中的網(wǎng)站結(jié)構(gòu)可以橫向顯示，也可以縱向顯示4. 設計網(wǎng)頁時，使用共享邊框的目的是（A）。A使每一個網(wǎng)頁顯示相同的信息B共享服務器上的存儲空間C使網(wǎng)頁有相同的背景D在網(wǎng)頁中插人更多的多媒體信息5

30、. 用FrontPage編輯網(wǎng)頁時，如果只想換行而不想另起一段時，可以按（C）鍵。AEnterBAlt+EnterCShift+EnterDTab6. 在FrontPage中，一般常用的動畫文件格式有（B）格式。AbmpBgifCtifDipg7. 要在網(wǎng)頁中插入背景音樂，應單擊“文件”菜單中的（C）命令。A.屬性B.新建C.背景D.保存8. 在FrontPage中插入水平線后，不能在水平線屬性對話框中設置水平線的（D）。A高度B寬度C顏色D背景9. 在FrontPage編輯網(wǎng)頁時，選中滾動字幕，字幕周圍會出現(xiàn)8個控制點，調(diào)節(jié)這些控制點可以改變字幕的（C）。A滾動方向B滾動速度C滾動范圍D對齊

31、方式10. 以下關(guān)于超鏈接的說法中錯誤的是（D）。A在文字上能創(chuàng)建超鏈接B在圖片上能創(chuàng)建超鏈接C在表格中能創(chuàng)建超鏈接D不能創(chuàng)建電子郵件超鏈接11. 在FrontPage編輯網(wǎng)頁時，若要建立在同一網(wǎng)頁內(nèi)的鏈接，應首先在網(wǎng)頁中插入（D）。A.水平線B.框架C.一個E-mail地址D.書簽12. 在FrontPage中，如果要使圖片可以放在頁面的任意位置上，應在“格式”菜單中選擇（C）菜單項進行設置。A樣式B主題C定位D屬性13. 在FrontPage中，為了使圖文整齊有序地排列，通常借助（A）進行頁面布局。A表格B書簽C表單D水平線14. 下列關(guān)于在網(wǎng)頁中使用表格的說法中錯誤的是（B）。A可以改變

32、表格邊框線的粗細B不能在單元格內(nèi)創(chuàng)建超鏈接C可以改變表格的背景顏色D可以在表格的單元格內(nèi)插人圖片15. 在FrontPage的“表格屬性”對話框中，要使表格邊框在瀏覽時看不見，則應該將（D）。A單元格邊距設置為0B邊框線的顏色設置為無色C單元格間距設置為0D邊框粗細設置為016. 在FrontPage中，不能設置的字體或段落格式是（D）。A字體B字號C對齊方式D首行縮進17. 在FrontPage中，可以通過對站點運用（B）來為站點指定統(tǒng)一的風格。A設置字體B主題C設計背景D共享邊框18. 在瀏覽器中看到的網(wǎng)頁的內(nèi)容是網(wǎng)頁的主體部分，在網(wǎng)頁的HTML文件中，它們放在（C）標識中。A.<t

33、itle><title>C.vbody>v/body>19.在FrontPage中，“打開站點”A.新建一個站點文件夾C.打開一個站點文件夾20.網(wǎng)頁其實是用超文本標記語言（B.vhead></head>D.<font>v/font>其實是指（C）。B.打開一個網(wǎng)頁文件D.新建一個網(wǎng)頁文件言的英文縮寫是A.HTML(A)。B.HMLC.PHPD.ASPHypertextMarkupLanguage）編寫的，超文本標記語二、填空題1. 用FrontPage新建站點時，都會在站點所在位置新建兩個文件夾，一個是_Private,另一個是images_