計算機組成原理陣列乘法器的設計

1、沈陽*課程設計報告課程設計名稱：計算機組成原理課程設計課程設計題目：陣列乘法器的設計院（系）：計算機學院專業(yè)：計算機科學與技術班級：學號：姓名：指導教師：完成日期：2007年1月7日目錄第1章總體設計方案11.1 設計原理.11.2 設計思路.11.3 設計環(huán)境.1第二章詳細設計方案22.1 頂層方案圖的設計與實現(xiàn)22.1.1 創(chuàng)建頂層圖形設計文件.22.1.2 器件的選擇與引腳鎖定32.1.3 編譯、綜合、適配42.2 底層的設計與實現(xiàn)42.2.1 陣列乘法器的設計與實現(xiàn)42.3 功能模塊的設計與實現(xiàn)62.4 仿真調試.7第3章編程下載與硬件測試10編程下載.10硬件測試及結果分析.10參考

2、文獻12課程設計總結13第1章總體設計方案設計原理陣列乘法器是類似于人工計算的方法，乘數與被乘數都是二進制數。所以可以通過乘數從最后一位起一個一個和被乘數相與，自第二位起要依次向左移一位，形成一個陣列的形式。這就可將其看成一個全加的過程，將乘數某位與被乘數某位與完的結果加上乘數某位的下一位與被乘數某位的下一位與完的結果再加上前一列的進位進而得出每一位的結果。一個陣列乘法器要完成X.Y乘法運算(X=X4X3X2X1,Y=Y4Y3Y2Y1)陣列的每一行送入乘數Y的每一位數位，而各行錯開形成的每一斜列則送入被乘數的每一數位。陣列乘法器是由十六個模塊組成，每一個模塊構包括一個與門和一位全加器。設計思路

3、整體設計方法為先頂層后底層，逐步完成。頂層設計采用原理圖設計輸入方式。頂層由兩個輸入寄存器存儲輸入數據和一個輸出寄存器存儲輸出數據和一個陣列乘法器元件圖形符號相連接。底層設計由相同的十六個模塊組成，依次將模塊按原理連接。又由三個與門、三個異或門和一個或門的邏輯電路構成乘法器的功能模塊并采用原理圖設計輸入方式。采用硬件描述語言進行電路設計并實現(xiàn)給定的功能，設計的原理圖經編譯、調試后形成*.bit文件并下載到XCV200可編程邏輯芯片中，經硬件測試驗證設計的正確性。設計環(huán)境硬件環(huán)境：偉福COP2000型計算機組成原理實驗儀、XCV200實驗板、微機；軟件環(huán)境：XilinxFoundation3.1

4、設計軟件、COP2000仿真軟件。第2章詳細設計方案頂層方案圖的設計與實現(xiàn)頂層方案圖實現(xiàn)四乘四位陣列乘法器的邏輯功能，采用原理圖設計輸入方式完成，電路實現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設計后，把輸入/輸出信號安排到XCV200指定的引腳上去，實現(xiàn)芯片的引腳鎖定。創(chuàng)建頂層圖形設計文件頂層圖形文件主要由四位被乘數輸入端(X4X3X2X1)、四位乘數輸入端(Y4Y3Y2Y1和八位乘積輸出端(Z8Z7Z6Z5Z4Z3Z2Z1)0包括三個寄存器(FD4CE)和一個陣列乘法器。四位被乘數和四位乘數分別存入兩個輸入寄存器后再打入陣列乘法器進行計算，再將結果存入輸出寄存器最后將結果輸出。寄

5、存器的CE端可控制是否使用寄存器，CE=1時使用寄存器，CE=0時停止使用。C為脈沖控制著數據是否打入；CLR為寄存器的清零端，CLR=1時清零。以便下一個數據的打入。可利用XilinxFoundation3.1軟件實現(xiàn)頂層圖形文件的設計，頂層圖形文件結構如圖2.1所示FDiCE即：卬H73部NGF以Q3p224P228P229P230p以p234p235p102FD4CEjc<a：o>-I圖2.1四位陣列乘法器頂層圖形文件結構器件的選擇與引腳鎖定(1)器件的選擇由于硬件設計環(huán)境是基于偉福COP2000型計算機組成原理實驗儀和XCV200實驗板，故采用的目標芯片為XlinxXCV2

6、00可編程邏輯芯片。(2)引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到XlinxXCV200芯片指定的弓I腳上去，實現(xiàn)芯片的引腳鎖定，各信號及XlinxXCV200芯片引腳對應關系如表2.1所示。表2.1信號和芯片引腳對應關系陣列乘法器內部信號原理圖中的信號XCV200芯片弓1腳Y4Y4P79Y3Y3P80Y2Y2P81Y1Y1P82X4X4P84X3X3P85X2X2P86X1X1P87Z8Z8P224Z7Z7P228Z6Z6P229Z5Z5P230Z4Z4P231Z3Z3P232Z2Z2P234Z1Z1P235CECEP72CLRCLRP73CLKCP213編譯、綜合、適配利用Xilin

7、xFoundation3.1編譯器對頂層圖形文件進行編譯、綜合、優(yōu)化、邏輯分割、適配和布線，生成可供時序仿真的文件和器件下載編程文件。底層的設計與實現(xiàn)四乘四位陣列乘法器的每一個模塊都是由一個兩輸入與門和一個全加器組成的，設計時將與門和全加器使用原理圖輸入設計方式實現(xiàn)陣列乘法器一個模塊的功能。陣列乘法器的設計與實現(xiàn)陣列乘法器由十六個相同的基本乘法器模塊構成，每一個模塊由四個輸入端(XIN,YIN,PARTIN,CNIN),兩個輸出端(PARTOUT,CNOUT)組成。實現(xiàn)XIN,YIN與完后和PARTIN,CNIN相加后，PARTOUT輸出部分積結果加到同一列的下一行的模塊上，CNOUT輸出結果

8、加到同一行的下一列的模塊上。依次類推將結果輸出。X1、X2、X3、X4為陣列乘法器的四個被乘數輸入端Y1、Y2、Y3、Y4為四個乘數輸入端。將輸入輸出連接在模塊上。Z1、Z2、Z3、Z4、Z5、Z6、Z7、Z8為八個乘積的輸出端。其設計過程如下：(1)原理圖設計輸入方式H59H5B匚:加UTCHUTPaHTOUTFAJmUT4xia”CHENGFftQICiiuTPAFFSgTFliEITH65H64ClUTCKuJT»Am«T“fT9diT3tourwiPUTPaITOUTD4J5-E1幻X*CHENGFAQIH55H54THCKiUTjiorrFARTOiTP.4J.T

9、C1UTCHENGFAQICHENGFAQ,STGi&UTpmeutpartoutCHENGFAQICHENGFAQIFAAT4UTH62j10LTCHENGFAQICHENGFAQI.MU;iairrPtITOUTCHENGFAQICHENGFAQICK«IPJULTdUTCHENGFAQICHENGFMlCHENGFAQICHENGFAQI(2)創(chuàng)建元件圖形符號為了能在圖形編輯器(原理圖設計輸入方式)中調用此陣列乘法器，需要為此乘法器創(chuàng)建一個元件圖形符號，可用XilinxFoundation3.1編譯器的CreateSymbol模塊實現(xiàn)。此元件如下圖所示zeZ7ZBZ5Z

10、4Z3Z2Z1功能模塊的設計與實現(xiàn)陣列乘法器的一個模塊由三個與門、三個異或門和一個或門組成。輸入方式采用原理圖輸入設計方式。四個輸入為XIN、YIN、PARTINCNIN,兩個輸出為PARTOUTCNOUT其設計過程如下：(1)原理圖設計輸入方式(2)創(chuàng)建元件圖形符號為了能在圖形編輯器(原理圖設計輸入方式)中調用此器件，需要為此器件創(chuàng)建一個元件圖形符號，可用XilinxFoundation3.1編譯器的CreateSymbol模塊實現(xiàn)。此元件如下圖所示。Y1NH74XINPARTINPARTOUTCNINCNOUTCHENGFAQI(3)功能仿真對創(chuàng)建的乘法器元件進行功能仿真，驗證其功能的正確

11、性，可用XilinxISE編譯器的Simulator模塊實現(xiàn)?；谾ileSignalWaveformDeviceOptionsTookViewWindowHelpFunctigri3l200mISOOels11XSLHilGHZusLOb-JSus5ul與O.aiH13.YIM,三iH13.Kill一三iHL3PARTIN._三iH13.CNIN.Cso$1100OCs1DC二w4仿真調試仿真調試主要驗證設計電路邏輯功能、時序的正確性，本設計中主要采用功能仿真方法對設計的電路進行仿真。(1)建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設置參數，

12、選定的仿真信號和設置的參數如表2,4所示。表2.4仿真信號選擇和參數設置輸入信號輸出信號XXYYCLRCLKCEZZ40100501011010014010160110300110011412101(2)功能仿真結果與分析功能仿真波形結果如圖2,3所示，仿真數據結果如表2,3所示。對表2,3與表1.1的內容進行對比，可以看出功能仿真結果是正確的，進而說明電路設計的正確。卜六進制仿真結果二進制仿真結果R-口x-回FileSignalWefamDeviceOptionsTools出at蜘ndowHelp_5X百|。|昌Ik陵I1Functional工防J。5町t工Breakfi|3|q盤=i!&#

13、177;|z-5us50ns/divlliu|poon?IlusL.Sus2ush.SusBusB.Sus-0.011111111111111111111111111111111111111111111111111111111111111111111111111111SI128.I-$1129.1-$1132.I-$1137.1-$1138.1-$1139.1-$1140.1-SI145.I-SH46.I-SI147.I-SI148.I-$1149,OPAD$1151OPADSI152.OPADSI153.OPADSI154.OPADSI155,OPAD$1156,OPAD$US7,0PAD圖

14、2.3功能仿真波形結果第3章編程下載與硬件測試編程下載利用XilinxFoundation3.1的軟件實現(xiàn)編程下載功能，將得到的*bin文件下載到XCV200實驗板的XCV200可編程邏輯芯片中。硬件測試及結果分析利用XCV200實驗板進行硬件功能測試。一位全加器的輸入數據通過XCV200實驗板的輸入開關實現(xiàn)，輸出數據通過XCV200實驗板的液晶顯示管實現(xiàn)，其對應關系如表3.1所小。表3.1XCV200實驗板信號對應關系XCV200芯片弓1腳佶號XCV200實驗板Y4K0Y3K0(6)Y2K0(5)Y1K0(4)X4K0(3)X3K0(2)X2K0(1)X1K0(0)CLRK2(1)CLKP2

15、13CEK2(0)Z8S1Z7Z6Z5Z4Z3Z2Z1利用表2.4中的輸入參數作為輸入數據，逐個測試輸出結果，即用XCV200實驗板的開關K0(7),K0(6),K0(5),K0(4),K0(3),K0(2),K0(1),K0(0),K2(1),K2(0)輸入數據，同時觀察S1的輸出結果。得到如表3.2所示的硬件測試結果。表3.2硬件測試結果(舉例)輸入信號輸出K0(7)K0(6)K0(5)K0(4)K0(3)K0(2)K0(1)K0(0)K2(1)K2(0)CS1010101000114001101100112對表3.2與表1.1的內容進行對比，可以看出硬件測試結果是正確的，說明電路設計完全

16、正確。參考文獻1曹昕燕.ED徽術實驗與課程設計M.北京：清華大學出版社，20062范延濱.微型計算機系統(tǒng)原理、接口與ED破計技術M.北京：北京郵電大學出版社，20063王愛英.計算機組成與結構（第4版）M.北京：清華大學出版社，20064夏宇聞.Verilog數字系統(tǒng)設計教程M北京航空航天大學出版社，20035黃建文艾西加魏方.VHDL語言及其應用1997年北京中國鐵道出版社。6王金明楊吉斌.數字系統(tǒng)設計與verilogHDL北京：電子工業(yè)出版社7侯建軍.數字邏輯與系統(tǒng)解題指導和Foundation操作指南北京2001中國鐵道出版社8王冠黃熙王鷹.VerilogHDL與數字電路設計機械工業(yè)出版社。課程設計總結：在這次課設中我學到了很多。在設計的開始由于自己對陣列乘法器的原理不是很清楚，以致找不到往下作的方向。后來在老師的講解下我理解了它的原理及其工作過程。由于總體框圖的線比較多，所以經常出現(xiàn)連錯線的情況，檢查線路又很不容易再加上開始又很急躁以致很長時間都沒找出問題的所在，通過調整心態(tài)