開題報告樣本

1、精選優(yōu)質(zhì)文檔-傾情為你奉上畢業(yè)設(shè)計開題報告班級：02電子4班 學(xué)號： 姓名：劉武其畢業(yè)設(shè)計題目: 版圖設(shè)計驗證LVS 指導(dǎo)教師：劉俐一、方案論證Calibre LVS（Layout Versus Schematic）是一個出色的版圖與線路圖對比檢查工具，主要表現(xiàn)在以下幾個方面：1 執(zhí)行模式快捷方便：Calibre LVS有兩種執(zhí)行模式，即命令行模式和界面模式。采用命令模式可以快速輸入控制命令，快速執(zhí)行，其結(jié)果精確穩(wěn)定。界面模式能夠自動選擇驗證正被編輯的單元，并且能夠選擇所有的Calibre執(zhí)行時間選項以及標準文件的規(guī)格。2 多種比較方式可選：Calibre LVS可以進行版圖與電路圖(layo

2、ut vs schematic)和網(wǎng)表與網(wǎng)表(netlist vs netlist)的方式對比檢查，還可以單獨從版圖提出網(wǎng)表。3 糾錯方便快捷：當(dāng)執(zhí)行完LVS后，Calibre LVS會產(chǎn)生一個結(jié)果報告，明確指出出錯類型和數(shù)目，并且可以對層次化中的每個模塊都有一個完整的LVS報告，簡單明了。 由于時間緊迫，致使后端設(shè)計時間相當(dāng)緊張，正是Calibre LVS能準確無誤、快速地查出短路、開路、懸空或孤立的網(wǎng)路、接腳、軟連接等問題，還能很好地識別電晶體、門級電路和模塊級電路，才使得我們按時地完成了百萬門級的資訊安全SOC的設(shè)計。由此看來，LVS是多么的重要，Calibre LVS更是國際上公認的驗

3、證工具，然而，我選擇了對Calibre LVS進行論述。二、可行性分析隨著晶片整合度和規(guī)模的不斷提高，在設(shè)計各個層次上所需執(zhí)行的驗證也相應(yīng)增多，DRC和版圖與電路圖（LVS）的對比檢查變得越來越重要，它對于消除錯誤、降低設(shè)計成本和減少設(shè)計失敗的風(fēng)險具有重要的作用。Calibre LVS是一個出色的版圖與線路圖對比檢查工具。具有高效率、高準確度和大容量等優(yōu)點。Calibre LVS不僅可以對所有元件進行驗證，而且還能在不影響性能的條件下，處理無效數(shù)據(jù)。在積體電路從ASIC進入到SOC階段（當(dāng)然在SOC階段中ASIC還是會存在下去的）的時候，這種可以進行層次化版圖驗證的工具就顯得十分必要。甚至可以

4、說，不具備層次化驗證功能的工具，是無法用與SOC晶片的版圖設(shè)計驗證的。Calibre LVS正具備層次化驗證功能。Calibre LVS根據(jù)全晶片模擬結(jié)果，Calibre PRINTimage會產(chǎn)生硅晶片上的電路圖案，再由一個后修正工作對它進行設(shè)計規(guī)則檢查。與設(shè)計方式無關(guān)，最少的資料擴張幅度，再加上杰出的軟體品質(zhì)。設(shè)計規(guī)則檢查引擎與命令語言也和另外（Calibre）六種產(chǎn)品一樣，使用同樣的軟體執(zhí)行檔及執(zhí)行期間語言環(huán)境。Calibre LVS的階層式處理技術(shù)，除了能夠解決了SOC設(shè)計當(dāng)中內(nèi)嵌式記憶體膨脹導(dǎo)致全晶片驗證上的挑戰(zhàn)外，其先進的電氣規(guī)則檢查（ERC）功能，更可提供使用者快速的發(fā)現(xiàn)以及糾錯

5、如電源短路之類版圖設(shè)計者所常發(fā)生之棘手問題。三、計劃進度4月20日前：完成LVS RULE DECK WRITING 課程，收集LVS相關(guān)資料完畢5月13日前：論文初稿完成5月22日前：修改完畢，打印四、關(guān)鍵技術(shù)LVS rule deck writing,最為棘手的問題，對于不同的公司不同的工藝當(dāng)然有著不同的LVS rule,然而，每間設(shè)計公司都該有一個會寫LVS rule deck的人，LVS rule deck writing最為基本的就是寫出能辨認出是什么器件。LVS check,版圖設(shè)計工程師必要的知識，Power & Ground連接得沒問題嗎？如果LVS的結(jié)果中看到大量的錯

6、誤，多得如同好萊塢戰(zhàn)爭巨作中的場面一般壯觀，那么不要忙著查錯，先去跑一下ERC吧，power & ground不能保證正確的話，會導(dǎo)致大量的錯誤，特別是有memory結(jié)構(gòu)在電路中時錯誤場面更加宏大。在不僅僅有一組power & ground的chip中更要注意，這兩組不要混淆。不僅僅是DRC時會用到design rule，LVS一樣可能用到，特別是你的電路中有比較特殊的device時，比如雙極型的管子，特別工藝的電阻和電容等等，其實這種問題比較容易辨別，因為類型不同嘛，認真搞清楚了design rule，就知道怎么去畫這些東西了。需要注意的是poly電阻，注意定義它的layer